介质层缺陷的检测方法和检测装置制造方法及图纸

本发明专利技术公开了一种介质层缺陷的检测方法和检测装置。其中，该方法包括：获取MOSFET的一个或多个特性参数的第一参数值，其中，MOSFET的栅极包括待测介质层；在待测介质层的外侧与MOSFET的源极或漏极之间加载预设电压，其中，加载预设电压的持续时间为预设时长；获取在执行加载操作后的一个或多个特性参数的第二参数值；根据第一参数值与第二参数值判断待测介质层的缺陷程度。本发明专利技术解决了现有技术无法检测芯片介质层中的缺陷的技术问题。

【技术实现步骤摘要】

本专利技术涉及半导体制造领域，具体而言，涉及一种介质层缺陷的检测方法和检测 装直。
技术介绍
在半导体制造领域，电介质（Dielectric)扮演着重要的角色。例如，在芯片的 制造中，两个导电层之间、或者导电层与衬底之间通常设置有一个绝缘层，或者说介质层， 并且被该介质层隔离的两个导电层会通过位于刻蚀在该介质层中的通孔中的互连金属 实现互连，以达到设计目的，其中，该介质层的材料通常是电阻率较高的电介质，由于其 位于两个导电层之间、且起到隔离作用，因此也可以称为层间电介质ILD(InterLayer Dielectric)。此外，在同一个导电层中的两个相邻的金属导体，例如两条相邻的导线之间 也需要电介质来隔离，则该电介质可以称为金属间电介质IMD(InterMetalDielectric)。 由于ILD和MD的存在，芯片中的导线之间不可避免地存在分布电容或者说寄生 电容，分布电容不仅影响芯片中信号传播的延时，也对芯片工作的可靠性构成威胁，例如可 能产生的线路之间的串扰等，因此，为提高芯片的性能，当前的芯片制造工艺通常采用低介 电常数l〇w-k材料，例如氟或碳掺杂的硅氧化物等沉积形成介质层。 然而，与传统的电介质的材料相比，low-k材料的密度相对较低，因此在制造过程 中更容易在介质层中陷入不需要的电荷或者形成孔隙，从而在电子的隧穿效应下产生电介 质泄露的问题，并破坏介质层的绝缘性能，进而造成芯片质量的下降。因此，如何在芯片出 厂前对芯片成品中的介质层的缺陷进行检测成为了一个重要的问题。针对这一问题，目前 尚未提出有效的解决方案。
技术实现思路
本专利技术实施例提供了一种介质层缺陷的检测方法和检测装置，以至少解决现有技 术无法检测芯片介质层中的缺陷的技术问题。 根据本专利技术实施例的一个方面，提供了一种介质层缺陷的检测方法，包括：获取 MOSFET的一个或多个特性参数的第一参数值，其中，上述MOSFET的栅极包括待测介质层； 在上述待测介质层的外侧与上述MOSFET的源极或漏极之间加载预设电压，其中，加载上述 预设电压的持续时间为预设时长；获取在执行上述加载操作后的上述一个或多个特性参数 的第二参数值；根据上述第一参数值与上述第二参数值判断上述待测介质层的缺陷程度。 优选地，上述根据上述第一参数值与上述第二参数值判断上述待测介质层的缺陷 程度包括：若上述第一参数值与上述第二参数值的偏差越大，则判断出上述缺陷程度越高； 若上述第一参数值与上述第二参数值的偏差越小，则判断出上述缺陷程度越低。 优选地，上述根据上述第一参数值与上述第二参数值判断上述待测介质层的缺陷 程度包括：根据上述第一参数值与上述第二参数值之间的差值和/或比值获取与上述差值 和/或上述比值对应的缺陷程度等级，其中，上述缺陷程度等级根据上述预设电压和上述 预设时长设置，用于表示上述待测介质层的缺陷程度。 优选地，上述在上述待测介质层的外侧与上述MOSFET的源极或漏极之间加载预 设电压包括：上述待测介质层的外侧连接直流电源的正极；上述MOSFET的源极或漏极通过 位于上述待测介质层中的通孔中的导电体连接上述直流电源的负极。 优选地，上述MOSFET形成于待测芯片内，上述待测介质层包括层叠设置的多个电 介质层，其中，上述多个电介质层中的至少一个包括在上述待测芯片的后段BEOL工艺中所 形成的层间电介质和/或金属间电介质。 优选地，上述层间电介质的介电常数小于等于第一预设阈值；和/或，上述金属间 电介质的介电常数小于等于第二预设阈值；和/或，上述多个电介质层中的每一个的厚度 小于等于第三预设阈值。 优选地，上述待测介质层的缺陷包括：位于上述待测介质层中的电荷和/或孔隙； 和/或，上述一个或多个特性参数包括以下至少之一：开启电压、饱和电流、线性区电流。 根据本专利技术实施例的另一方面，还提供了一种介质层缺陷的检测装置，包括：第一 获取单元，用于获取MOSFET的一个或多个特性参数的第一参数值，其中，上述MOSFET的栅 极包括待测介质层；加载单元，用于在上述待测介质层的外侧与上述MOSFET的源极或漏极 之间加载预设电压，其中，加载上述预设电压的持续时间为预设时长；第二获取单元，用于 获取在执行上述加载操作后的上述一个或多个特性参数的第二参数值；判断单元，用于根 据上述第一参数值与上述第二参数值判断上述待测介质层的缺陷程度。 优选地，上述判断单元包括：第一判断模块，用于在上述第一参数值与上述第二参 数值的偏差越大时，判断出上述缺陷程度越高；在上述第一参数值与上述第二参数值的偏 差越小时，判断出上述缺陷程度越低。 优选地，上述判断单元包括：第二判断模块，用于根据上述第一参数值与上述第二 参数值之间的差值和/或比值获取与上述差值和/或上述比值对应的缺陷程度等级，其中， 上述缺陷程度等级根据上述预设电压和上述预设时长设置，用于表示上述待测介质层的缺 陷程度。 优选地，上述加载单元包括：连接模块，用于使上述待测介质层的外侧连接直流电 源的正极，使上述MOSFET的源极或漏极通过位于上述待测介质层中的通孔中的导电体连 接上述直流电源的负极。 优选地，上述MOSFET形成于待测芯片中，上述待测介质层包括层叠设置的多个电 介质层，其中，上述多个电介质层中的至少一个包括在上述待测芯片的后段BEOL工艺中所 形成的层间电介质和/或金属间电介质。 优选地，上述层间电介质的介电常数小于等于第一预设阈值；和/或，上述金属间 电介质的介电常数小于等于第二预设阈值；和/或，上述多个电介质层中的每一个的厚度 小于等于第三预设阈值。 优选地，上述待测介质层的缺陷包括：位于上述待测介质层中的电荷和/或孔隙； 和/或，上述一个或多个特性参数包括以下至少之一：开启电压、饱和电流、线性区电流。 在本专利技术实施例中，通过在作为MOSFET的栅极的待测介质层的外侧与该MOSFET 的源极或漏极之间加载预设电压的操作，可以在待测介质层中形成导电通道并影响以该待 测介质层作为栅极的MOSFET的特性参数的参数值，其中，由于该导电通道的形成速率基于 待测介质层的缺陷程度，因此可以通过在预定时间内执行的上述加载操作之前与之后所分 别获取的MOSFET的一个或多个特性参数的第一参数值与第二参数值来判断待测介质层的 缺陷程度，从而实现对介质层中的缺陷进行检测的效果，进而解决了现有技术无法检测芯 片介质层中的缺陷的技术问题。进一步地，在本专利技术实施例中，作为MOSFET的栅极的待测 介质层还可以包括芯片中的多个电介质层，从而提供了一种对芯片中的多层电介质层中的 缺陷方便地进行检测的方案。【附图说明】 此处所说明的附图用来提供对本专利技术的进一步理解，构成本申请的一部分，本发 明的示意性实施例及其说明用于解释本专利技术，并不构成对本专利技术的不当限定。在附图中： 图1是根据本专利技术实施例的一种可选的介质层缺陷的检测方法的示意图；...

【技术保护点】
一种介质层缺陷的检测方法，其特征在于，包括：获取MOSFET的一个或多个特性参数的第一参数值，其中，所述MOSFET的栅极包括待测介质层；在所述待测介质层的外侧与所述MOSFET的源极或漏极之间加载预设电压，其中，加载所述预设电压的持续时间为预设时长；获取在执行所述加载操作后的所述一个或多个特性参数的第二参数值；根据所述第一参数值与所述第二参数值判断所述待测介质层的缺陷程度。

【技术特征摘要】

【专利技术属性】
技术研发人员：甘正浩，冯军宏，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31