半导体器件及其制造方法技术

一种半导体器件及其制造方法，在对TEG进行VC检查时，通过提高接触插塞的发光强度、使得接触插塞的导通不良的检测变容易，由此提高半导体器件的可靠性。在芯片区域(1A)的SOI衬底上形成SRAM的元件构造。并且在TEG区域(1B)，在从SOI层(S1)及BOX膜(BX)露出的半导体衬底(SB)上形成使接触插塞(CP2)连接于半导体衬底(SB)的SRAM的元件构造作为VC检查用的TEG。

【技术实现步骤摘要】

本专利技术涉及，尤其涉及适用于接触插塞的检查所用的半导体器件而有效的技术。
技术介绍
在半导体器件中为了得到高可靠性，减少布线、过孔、接触插塞等的形成不良成为课题。作为由于工艺引起的形成不良，概率较高的有接触插塞关联的不良。例如，由于接触插塞的底部的埋入不良或变质等导致的高电阻所引起的不良等。在检查接触插塞的形成不良的情况下，公知有如下方法:对例如为了检查而形成的器件、即是包括在半导体衬底连接了接触插塞的结构在内的TEG(Test ElementalGroup，测试元件组)照射电子射线，来检测接触插塞与半导体衬底之间的导通。该方法被称为VC(Voltage contrast,电压对比)检查。在专利文献I (日本特开平09 — 63994号公报)记载了为了抑制充电(chargeup),在包含SOI (Silicon On Insulator,绝缘物上娃)衬底的晶片的划片槽内设置除去埋入氧化膜而使支承衬底露出的块体(bulk)区域。在此，对在块体区域设置元件构造没有记载。在专利文献2(日本特开2003 - 172766号公报)记载了为了取得SRAM (StaticRandom Access Memory,静态随机读取存储器)的电特性,在晶片的切割槽内形成与SRAM相同构成的TEG。在专利文献2没有记载使用SOI衬底。此外，在专利文献I及专利文献2均没有记载为了设置用于VC检查的TEG。在先技术文献专利文献专利文献1:日本特开平09 - 63994号公报专利文献2:日本特开2003 - 172766号公报
技术实现思路
在VC检查中照射电子射线(电子束)时，由于半导体衬底内的电子流向正常形成的接触插塞，能够确认到发光。与此相对，由于电子不会流向与半导体衬底的连接不充分的接触插塞而不会发光，因此通过确认形成发光的接触插塞的部位不发光这一情况，能够检测接触插塞的异常。在此，在使用包括由支承衬底、埋入氧化膜及硅层的层叠构造构成的SOI衬底的晶片的情况下，在SOI衬底上形成元件，考虑形成具有在该元件连接有接触插塞的构造的TEG0如此对连接于SOI衬底上表面的接触插塞进行VC检查时，接触插塞通过埋入氧化膜而与支承衬底绝缘，因此即使对正常的接触插塞照射电子射线，流向接触插塞的电子少，接触插塞不发光。因此，即使对形成于SOI衬底上的元件进行VC检查，也无法判别正常的接触插塞和具有异常的接触插塞，存在半导体器件的可靠性降低的问题。从本说明书的描述和附图可以清楚地看出本专利技术的其它问题和新颖特征。解决问题的手段如下所示，简单说明本申请所示的实施方式中的代表性技术方案的概要。一实施方式的半导体器件，在芯片区域的SOI衬底上具有SRAM，并在TEG区域的块体硅衬底上具有接触插塞连接于半导体衬底的SRAM，作为VC检查用的TEG。此外，一实施方式的半导体器件的制造方法是，在芯片区域的SOI衬底上形成SRAM,进而在TEG区域的块体硅衬底上形成接触插塞连接于半导体衬底的SRAM，作为VC检查用的TEG。专利技术效果根据本申请所示的一实施方式，能够提高半导体器件的可靠性。【附图说明】图1是本专利技术的实施方式I的包含半导体器件的检查方法所用的TEG的半导体晶片的俯视图。图2是将图1的一部分放大表示的俯视图。图3是本专利技术的实施方式I的SRAM的等价电路图。图4是将图2的一部分放大表示的平面布局。图5是将图2的一部分放大表不的平面布局。图6是本专利技术的实施方式I的半导体器件的剖视图。图7是表示本专利技术的实施方式I的半导体器件的制造方法的剖视图。图8是表示接着图7之后的半导体器件的制造方法的剖视图。图9是表示接着图8之后的半导体器件的制造方法的剖视图。图10是表示接着图9之后的半导体器件的制造方法的剖视图。图11是表示接着图10之后的半导体器件的制造方法的剖视图。图12是表示接着图11之后的半导体器件的制造方法的剖视图。图13是表示接着图12之后的半导体器件的制造方法的剖视图。图14是本专利技术的实施方式I的变形例的半导体器件的俯视图。图15是本专利技术的实施方式2的半导体器件的俯视图。图16是本专利技术的实施方式3的半导体器件的剖视图。图17是说明VC检查中的TEG的发光强度的曲线图及半导体器件的剖视图。图18是说明VC检查中的TEG的发光强度的曲线图及半导体器件的剖视图。图19是表示本专利技术的实施方式3的半导体器件的制造方法剖视图。图20是表示接着图19之后的半导体器件的制造方法的剖视图。图21是表示接着图20之后的半导体器件的制造方法的剖视图。图22是表示接着图21之后的半导体器件的制造方法的剖视图。图23是表示接着图22之后的半导体器件的制造方法的剖视图。图24是表示接着图23之后的半导体器件的制造方法的剖视图。图25是表示接着图24之后的半导体器件的制造方法的剖视图。图26是表示接着图25之后的半导体器件的制造方法的剖视图。图27是表示接着图26之后的半导体器件的制造方法的剖视图。图28是本专利技术的实施方式4的半导体器件的俯视图。图29是比较例的半导体器件的剖视图。附图标记的说明IA芯片区域IB TEG 区域IR SRAM 区域2R、3R虚设区域A、B积蓄节点AN1、AN2、AP1、AP2 活性区域BX BOX 膜CP芯片区域CPl、CP2、CP3、CPa、CPb、CPc 接触插塞D1、D2 扩散层DL1、DL2 数据线EP外延层EX, EXp扩展区域Gl栅电极GF栅极绝缘膜HM绝缘膜INVl、INV2 CMOS 反相器MC、MC1、MC2 存储器单元NUN2氮化硅膜01氧化硅膜QD1、QD2 驱动用 MOSFETQP1、QP2 负载用 MOSFETQT1、QT2 传送用 MOSFETRP1、RP2抗蚀剂图案SI SOI层(娃层、+导体层)SB半导体衬底SC硅化物层SL划片槽Sff 侧壁VO 空隙WF半导体晶片WLl 字线【具体实施方式】以下，基于附图详细说明实施方式。另外，在用于说明实施方式的所有附图中，对具有同一功能的部件标注相同附图标记，省略其重复说明。此外，在以下的实施方式中，除非特别必要，原则上不重复对相同或同样的部分的说明。此外，本申请所述的SOI衬底是指具有如下层叠构造的衬底，即该层叠构造包括由半导体衬底构成的支承衬底、作为支承衬底上的埋入氧化膜的BOX (Buried Oxide,隐埋氧化物)膜、作为BOX膜上的半导体层的硅膜(SOI层)。此外，将半导体晶片内具有这样层叠构造的区域称为SOI区域。此外，本申请所述的块体区域是指在半导体晶片内中作为支承衬底的半导体衬底从上述BOX膜及硅膜露出的区域。包括SOI衬底的半导体晶片有时包含SOI区域和块体区域。在此，有时在块体区域中从BOX膜露出的支承衬底称为块体硅衬底。此外，在本申请中，将构成半导体晶片的区域中的、成为通过切割工序分片化的半导体芯片的区域称为芯片区域，将在半导体晶片中呈矩阵状排列的芯片区域彼此之间的区域称为划片槽(scribe line)或划片区域。另外，也可以在芯片区域内在切割工序不切削，而形成残留于半导体芯片的划片区域。(实施方式I)本实施方式的半导体器件涉及在VC检查中接触插塞的检查所用的TEG。VC检查是通过例如对连接于半导体衬底的接触插塞照射电子射线，由本文档来自技高网...

【技术保护点】
一种半导体器件，包括：具有在主面并列的第一区域及第二区域的半导体衬底；依次形成于所述第一区域的所述半导体衬底上的埋入氧化膜及半导体层；形成于所述第一区域的所述半导体层上的SRAM构造的第一存储器单元；与所述第一存储器单元的第一活性区域的上表面连接的第一接触插塞；以及第二接触插塞，其构成VC检查用的TEG，并与所述第二区域的所述半导体衬底的上表面连接。

【技术特征摘要】
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【专利技术属性】
技术研发人员：山本芳树，吉田哲也，泽井宏悦，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本;JP