集成电路封装的应力屏蔽制造技术

本发明专利技术公开用于塑料集成电路封装的应力屏蔽。屏蔽板用粘合剂粘附固定到集成电路芯片的顶表面，使得所述屏蔽板覆盖少于全部的顶表面并使得键合焊盘暴露。建模材料被施加到所述屏蔽板和所述集成电路芯片。屏蔽板屏蔽集成电路芯片与由建模材料施加的应力。

【技术实现步骤摘要】
集成电路封装的应力屏蔽
本领域一般涉及到集成电路封装，并且更具体地，涉及具有机械应力屏蔽的集成电路封装。
技术介绍
集成电路典型地通过组装集成电路芯片到封装基板并使用模制材料封装所述集成电路芯片而耦接至较大的电子系统。集成电路芯片中的一些电子电路可以敏感于压力、温度、湿度和/或可以对电子电路的性能产生不利影响的其他因素。包装已开发以保护集成电路芯片和便于连接到更大的系统。然而，在某些情况下，该包装可不利地影响敏感电子电路的性能。例如，在各种装置中，施加在集成电路芯片上的模制材料可在一定条件下修改或损坏底层的敏感电路，其可降低较大电子系统或设备的性能。因此，仍然存在对于改进封装配置的持续需求，该配置保护在集成电路中的敏感电子电路，避免封装中的其它组件。
技术实现思路
在一个实施例中，公开一种集成电路封装。集成电路封装可以包括封装基板。集成电路芯片可被安装到封装基板上。该集成电路芯片可包括耦合到所述封装基板的底面和与底面相对顶面。建模材料可以应用于集成电路芯片。屏蔽板可以由粘合剂粘附到在建模材料和集成电路芯片之间的集成电路芯片的顶面。在另一个实施例中，公开了一种封装集成电路的方法。该方法可以包括：粘附屏蔽板到集成电路芯片的顶表面。该方法还可以包括将建模材料应用于屏蔽板和集成电路芯片。在一些布置中，所述屏蔽板可覆盖少于全部的顶表面，并可以使得键合焊盘暴露。在另一实施例中，公开一种集成电路封装。集成电路封装可以包括：封装安装到所述封装基板的基板和集成电路芯片。该集成电路芯片可具有顶表面和底表面。该集成电路芯片可包括邻近顶表面的应力敏感电路和至少部分地围绕所述应力敏感电路的一个或多个沟槽。建模材料可以应用于集成电路芯片。集成电路封装可包括：用于屏蔽所述应力敏感电路和由建模材料诱导的应力。应力可包括垂直于该集成电路芯片的顶表面的组件。在一些配置中，一个或多个沟槽可通过集成电路芯片的底表面形成。此外，在一些实施例中，该集成电路芯片的顶表面可面向封装基板，以及屏蔽装置可包括封装基板。在一些实施例中，屏蔽装置可以包括附着于集成电路芯片上的应力敏感电路的屏蔽板。为了概括本专利技术以及对现有技术取得的优点，本专利技术的某些目的和优点已如上所述。当然，可以理解，未必所有这些目的或优点按照本专利技术的任何特定实施例来实现。因此，例如，本领域技术人员将认识到，本专利技术可以实现或优化本文教导或所建议的一个优点或一组优点的方式体现或执行，而不一定实现本文所教导或建议的其它目的或优点。这些实施例的意图是在此公开的本专利技术的范围内。对本领域技术人员从已参考附图的优选实施例的以下详细描述，这些和其它实施例将变得容易明白，本专利技术不局限于所公开的任何特定实施例。附图说明从优选实施例的以下描述和所附附图，这些方面和其他将是显而易见的，附图是为了说明而不是限制本专利技术，其中：图1是集成电路封装的一部分的示意性侧剖视图，其中，建模材料诱导对集成电路芯片的变力。图2是根据一些实施例，各种集成电路中使用的示例敏感电子电路模具的示意性电路图。图3A是根据一个实施例，集成电路封装件的示意性侧剖视图。图3B是图3A的集成电路封装的放大侧剖视图。图3C是图3A的集成电路封装的俯视图。图4是根据另一实施例的集成电路封装的放大的侧剖视图。图5A是根据一个实施例，集成电路芯片的顶视平面图和通过芯片部分切割的锯线。图5B是沿图5A中所示的锯线部分地锯和附着屏蔽板之后的图5A中的集成电路芯片的放大侧剖视图。图5C是根据另一实施例，具有其中部分围绕芯片的敏感部分形成的激光切割沟槽的集成电路芯片的三维透视图。图5D是根据又一实施例，安装到封装基板上的集成电路芯片的示意侧剖视图。图6是根据一个实施例，说明封装集成电路的方法的流程图。具体实施方式本文所公开的各种实施例涉及到具有屏蔽板的集成电路(IC)封装，该屏蔽板适于屏蔽集成电路芯片的敏感部分与从由封装的其它部件向IC管芯所赋予的应力。在各种实施例中，IC芯片安装到封装基板上，例如引线框架、印刷电路板(PCB)等。集成电路芯片可以被引线键合或以其他方式电连接至封装基板。为了在使用中保护IC芯片，该IC芯片可以使用建模材料进行封装。该建模材料可以包含大量的填料颗粒，例如二氧化硅颗粒。如本文中所说明地，模制材料可向IC芯片赋予在空间上以实质随机形式变化的应力。变化的应力可修改一些敏感电子电路的电气性能。例如，在IC芯片中的某些敏感精密部件(诸如，带隙基准电路)可输出绝对电压。施加在这些敏感精密部件的应力可以导致输出电压的不可接受的变化，降低IC芯片的整体性能。在本文公开的各种实施例中，屏蔽板在IC芯片的敏感部分上粘接到IC芯片，例如，在各种敏感电子电路上。屏蔽板可使用粘合剂被耦合到IC芯片，以及模制材料可施加到屏蔽板与IC芯片，使得所述屏蔽板被设置在IC芯片和模制材料之间。在一些实施例中，所述屏蔽板可调整尺寸和形状，以覆盖IC芯片的敏感部分，例如，使得所述屏蔽板覆盖敏感电子电路或电路的敏感组件。因此，对于其中IC芯片线焊到下面的基板的实施例，所述屏蔽板可被安装到IC芯片，使得所述屏蔽板覆盖少于IC芯片的所有顶面，以及使得键合焊盘暴露。在其它实施例中，IC芯片可以被安装到基板，并且通过硅通孔(TSV)可用于电气连接键合焊盘到下面的基板。在这种实施例中，所述屏蔽板可覆盖IC芯片的顶表面的大部分区域，例如，实质上IC芯片的整个顶表面。在一些实施例中，所述屏蔽板可包括吸收否则将被发送到IC管芯的敏感部分的应力的硅帽或板。因此，所公开的屏蔽板可以屏蔽或阻挡应力，和所得到的限制传播到IC芯片的敏感部分，保持敏感电路的性能。在检测封装，和/或由最终用户操作过程中，除了屏蔽集成电路芯片的敏感部分与由模制材料施加的应力，屏蔽板也能有屏蔽敏感部分或电路和在组装封装到更大电子系统的过程中施加的压力。本文所公开的屏蔽板可包括单片板(例如，单一的主体)；然而，在其他实施例中，屏蔽板可包括层压材料或叠层板。此外，尽管在此所示的实施例示出每个IC芯片一个屏蔽板，但是应当理解，每IC芯片可使用任何合适数目的屏蔽板。此外，本文所公开的实施例可以例如通过在仅仅IC芯片的敏感部分上附着板或帽，而不在芯片的整个顶面而以较低的成本来实现。通过附着屏蔽板到IC芯片的仅仅部分，相对于其中材料或层被涂布或沉积在IC芯片的整个顶表面的实施方式，封装装配可以节省资金和材料。另外，由于屏蔽板是相对硬的和/或僵硬的，屏蔽板可在内部吸收和/或分发所施加的应力，并防止局部应力传播到IC芯片的敏感部分。如果赋予的应力的成分没有传播到IC芯片，则所传播的应力可以在管芯的至少敏感电路均匀地施加和/或相对于不具有屏蔽板的实施方式减小，这在一些布置中对于电气性能是可以接受的。此外，本文所公开的屏蔽板可有利地屏蔽IC芯片与随时间赋予的应力。在封装的寿命中，水分含量可产生显着差异。例如，当封装被组装并集成到较大的电子系统时，以及当封装被较大电子系统的最终用户使用时，模制材料中的水分含量可以改变。屏蔽板可以屏蔽IC芯片与在封装的寿命引起的应力，包括通过在封装的寿命中改变模制材料的水分含量而引起的应力。此外，封装被暴露的水分量可以根据应用和使用环境有所不同，使得其难以校准电路以补偿应力。相反于本文所公开的屏蔽板，应本文档来自技高网...

【技术保护点】
一种集成电路封装，包括：封装基板；安装到所述封装基板的集成电路芯片，所述集成电路芯片包括连接到所述封装基板的底表面和与底表面相对的顶表面；施加在所述集成电路芯片的建模材料；和屏蔽板，可由粘合剂粘附到在所述建模材料和所述集成电路芯片之间的所述集成电路芯片的顶面。

【技术特征摘要】
2013.11.05 US 14/072,5721.一种集成电路封装，包括：封装基板；安装到所述封装基板的集成电路芯片，所述集成电路芯片包括连接到所述封装基板的底表面和与底表面相对的顶表面；施加在所述集成电路芯片上的建模材料；和屏蔽板，由粘合剂粘附到在所述建模材料和所述集成电路芯片之间的所述集成电路芯片的顶表面，其中所述屏蔽板包括在面向集成电路芯片的屏蔽板的底侧形成的空腔以及设置在所述空腔中的具有一定弹性的空腔填料。2.如权利要求1所述的集成电路封装，其中所述屏蔽板覆盖少于全部的集成电路芯片的顶表面。3.如权利要求1所述的集成电路封装，其中所述屏蔽板使得键合焊盘暴露。4.如权利要求1所述的集成电路封装，其中所述屏蔽板包括硅帽。5.如权利要求1所述的集成电路封装，其中所述屏蔽板包括玻璃。6.如权利要求1所述的集成电路封装，其中所述屏蔽板覆盖所述集成电路芯片中的应力敏感电路，从而将应力敏感电路屏蔽于来自建模材料的应力。7.如权利要求6所述的集成电路封装，所述应力敏感电路被配置为输出绝对基准电压。8.如权利要求7所述的集成电路封装，所述应力敏感电路包括带隙基准电路。9.如权利要求6所述的集成电路封装，进一步包括在集成电路芯片中围绕应力敏感电路形成的一个或多个沟槽。10.如权利要求1所述的集成电路封装，其中所述屏蔽板的厚度范围为150微米至250微米。11.如权利要求1所述的集成电路封装，其中所述粘合剂具有的厚度范围为20微米至30微米。12.如权利要求1所述的集成电路封装，其中所述建模材料包含80-90％的二氧化硅颗粒。13.如权利要求1所述的集成电路封装，其中所述屏蔽板的杨氏模量高于建模材料的杨氏模量。14.如权利要求1所述的集成电路封装，其中所述集成电路封装不包括在所述屏蔽板下方的位于集成电路芯片中的空腔。15.如权利要求1所述的集成电路封装，其中所述屏蔽板和所述空腔覆盖所述集成电路芯片的基本平坦的顶表面。16.一种封装集成电路的方法，包括：在集成电路芯片中的应力敏感电路上附着屏蔽板到所述集成电路芯片的顶表面；和在屏蔽板和集成电路芯片上施加建模材料，以及围绕所述应力敏感电路形成一个或多个沟槽，其中所述屏蔽板将所述应力敏感电路屏蔽于来自所述建模材料的应力，所述沟槽将所述应力敏感电路屏蔽于水平应力。17.如权利要求16所述的方法，其中所述屏蔽板覆盖少于全部的集成电路芯片的顶表面。18.如权利要求16所述的方法，其中所述屏蔽板使得键合焊盘暴露...

【专利技术属性】
技术研发人员：O·J·克尔塞，F·普切尔，M·J·库萨克，P·L·菲兹格拉德，P·艾勒伯特，
申请(专利权)人：亚德诺半导体集团，
类型：发明
国别省市：百慕大群岛;BM