一种半导体器件包括：管道锁存器，适用于响应于管道输入控制信号而顺序锁存数据，并且响应于管道输出控制信号而顺序输出数据；管道锁存器控制单元，适用于响应于命令信号和延迟信息而产生管道输入控制信号/管道输出控制信号，并且响应于管道复位信号而将管道输入控制信号/管道输出控制信号复位；以及错误检测单元，适用于接收管道输入控制信号和管道输出控制信号，检测延迟错误以及产生管道复位信号。
【技术实现步骤摘要】
【专利摘要】一种半导体器件包括：管道锁存器，适用于响应于管道输入控制信号而顺序锁存数据，并且响应于管道输出控制信号而顺序输出数据；管道锁存器控制单元，适用于响应于命令信号和延迟信息而产生管道输入控制信号/管道输出控制信号，并且响应于管道复位信号而将管道输入控制信号/管道输出控制信号复位；以及错误检测单元，适用于接收管道输入控制信号和管道输出控制信号，检测延迟错误以及产生管道复位信号。【专利说明】半导体器件和包括半导体器件的半导体系统相关申请的交叉引用本申请要求2013年10月8日提交的申请号为10-2013-0119845的韩国专利申请的优先权，其全部内容通过引用合并于此。
本专利技术的示例性实施例涉及一种半导体设计技术，更具体而言，涉及一种具有管道锁存器的半导体器件和包括所述半导体器件的半导体系统。
技术介绍
半导体存储器件包括用于锁存输入数据的多个管道锁存器，并且响应于选通信号DQS而执行用于对准和写入输入数据的写入操作。在半导体存储器件执行写入操作期间，经由写入均衡(write leveling)操作执行训练以保证时钟信号和数据选通信号在恰当的定时内到达每个存储器件，使得执行稳定的操作。 图1是说明传统的半导体器件的数据训练的时序图。 参见图1，管道输入控制信号/管道输出控制信号WPIPE_IN〈0: 1>和WPIPE_0UT<0:1>在异常数据训练之后变成失效。 在开始数据训练时，施加写入命令10，并且在列地址选通(CAS)写入延迟(CWL:从输入写入命令至输入来自外部的写入数据的延迟)之后，将数据选通信号DQS的相位与时钟信号CLK的相位进行比较。此时，即使将数据选通信号DQS的边沿和时钟信号CLK的边沿对准，在响应于CAS写入延迟CWL而未输入数据选通信号DQS时，在管道锁存器中也发生异常操作。 图1说明了在比CAS写入延迟CWL早一个时钟的时间点(CWL-1)处输入数据选通信号DQS的情况。在这种情况下，用于管道锁存器的管道输入控制信号WPIPE_IN〈0>变成失效。然后，即使与随后输入的写入命令20相对应的数据选通信号DQS响应于CAS写入延迟CffL而被输入，管道输入控制信号/管道输出控制信号WPIPE_IN〈0:1>和WPIPE_0UT〈0: 1>也会变成失效。 管道输入控制信号/管道输出控制信号WPIPE_IN〈0:1>和WPIPE_0UT〈0: 1>在数据训练中被顺序激活。即，管道输入控制信号WPIPE_IN〈0:1>被顺序激活，并且管道输出控制信号WPIPE_0UT〈0:1>被顺序激活。
技术实现思路
本专利技术的各种示例性实施例涉及一种能控制会在数据训练中发生的异常的管道输入控制信号/管道输出控制信号的半导体器件。 根据本专利技术的一个示例性实施例，一种半导体器件可以包括:管道锁存器，适用于响应于管道输入控制信号而顺序锁存数据，并且响应于管道输出控制信号而顺序输出数据；管道锁存器控制单元，适用于响应于命令信号和延迟信息而产生管道输入控制信号/管道输出控制信号，并且响应于管道复位信号而将管道输入控制信号/管道输出控制信号复位；以及错误检测单元，适用于接收管道输入控制信号和管道输出控制信号，检测延迟错误，以及产生管道复位信号。 根据本专利技术的另一个示例性实施例，一种半导体器件可以包括:管道锁存器，适用于响应于管道输入控制信号而顺序锁存数据，并且响应于管道输出控制信号而顺序输出数据；管道锁存器控制单元，适用于响应于写入命令信号和延迟信息而产生管道输入控制信号和管道输出控制信号，并且响应于管道复位信号而将管道输入控制信号/管道输出控制信号复位，以及激活控制单元，适用于产生所述管道复位信号，所述管道复位信号在除了响应于写入命令信号、延迟信息以及突发长度而确定的写入时段之外的时段内被激活。 根据本专利技术的另一个示例性实施例，一种半导体系统可以包括:存储器件，适用于响应于从控制器输出的数据选通信号而锁存数据；以及控制器，适用于响应于通过存储器件产生的复位信号而重新传送数据，其中，所述存储器件包括:管道锁存器，适用于响应于管道输入控制信号/管道输出控制信号而顺序锁存并输出数据；管道锁存器控制单元，适用于响应于命令信号和延迟信息而产生管道输入控制信号/管道输出控制信号，并且响应于复位信号而复位管道输入控制信号/管道输出控制信号，以及错误检测单元，适用于接收管道输入控制信号和管道输出控制信号，检测延迟错误以及产生复位信号。 根据实施例的半导体器件，保证稳定的管道锁存器操作，使得可以增加数据训练操作的可靠性。 【专利附图】【附图说明】 图1是说明传统的半导体器件的数据训练的时序图。 图2是说明根据本专利技术的一个示例性实施例的半导体器件的框图。 图3是说明图2中所示的管道锁存器的电路图。 图4是说明根据本专利技术的一个示例性实施例的半导体器件的框图。 图5A和图5B是说明图4中所示的管道锁存器控制单元的电路图。 图6是解释图4中所示的激活控制单元的操作的示意图。 图7是解释图4至图5B中所示的训练操作的时序图。 图8是说明根据本专利技术的一个示例性实施例的半导体系统的框图。 【具体实施方式】 下面将参照附图更详细地描述本专利技术的示例性实施例。然而，本专利技术可以用不同的方式实施，而不应解释为局限于本文所列的实施例。确切地说，提供这些实施例使得本公开充分与完整，并向本领域技术人员充分传达本专利技术的范围。附图并非按比例绘制，并且在某些情况下，为了清楚地示出实施例的特征可能对比例做夸大处理。在本公开中，附图标记直接对应于在本专利技术的不同附图和实施例中相似编号的部分。也应当注意的是，在本说明书中，“连接/耦接”不仅表示一个部件直接与另一个部件耦接，还表示经由中间部件与另一个部件间接耦接。另外，只要未在句子中特意提及，单数形式可以包括复数形式。 图2是说明根据本专利技术的一个示例性实施例的半导体器件的框图。 参见图2，半导体器件包括:管道锁存器控制单元21、错误检测单元22以及管道锁存器23。 管道锁存器控制单元21可以接收写入命令WT、CAS写入延迟CWL、以及数据选通信号DQS，并且响应于从错误检测单元22中提供的管道复位信号WPIPE_RST而对管道输入控制信号WPIPE_IN〈0:1>和管道输出控制信号WPIPE_0UT〈0:1>执行复位操作。 错误检测单元22从管道锁存器控制单元21中接收管道输入控制信号WPIPE_IN〈0:1>和管道输出控制信号WPIPE_0UT〈0:1>，检测延迟错误，以及响应于延迟错误而产生管道复位信号WPIPE_RST。 延迟错误表示响应于CAS写入延迟CWL而未输入数据选通信号DQS的情况，并且如图1中所示，在延迟错误情况下，管道输入控制信号/管道输出控制信号WPIPE_IN〈0:1>和WPIPE_0UT<0:1>未被顺序激活。 管道锁存器23可以响应于管道输入控制信号WPIPE_IN〈0:1>而顺序锁存数据，并且响应于管道输出控制信号WPIPE_0UT〈0:1>而顺序输出数据。 根据本专利技术的示例性本文档来自技高网...
【技术保护点】
一种半导体器件，包括：管道锁存器，适用于：响应于管道输入控制信号而顺序锁存数据，并且响应于管道输出控制信号而顺序输出数据；管道锁存器控制单元，适用于：响应于命令信号和延迟信息而产生所述管道输入控制信号/所述管道输出控制信号，并且响应于管道复位信号而将所述管道输入控制信号/所述管道输出控制信号复位；以及错误检测单元，适用于：接收所述管道输入控制信号和所述管道输出控制信号，检测延迟错误以及产生所述管道复位信号。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：具岐峰，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR
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