半导体器件的制备方法技术

本发明专利技术揭示了一种半导体器件的制备方法，在半导体衬底的浅沟槽的顶部角落注入原子量大于100的注入元素。在本发明专利技术中，所述浅沟槽的顶部角落的注入元素的质量较大，不易发生逃逸，可以对浅掺杂区的元素进行补偿；并且，所述注入元素位于所述浅沟槽的顶部角落，可以阻挡所述浅掺杂区的元素的逃逸，从而减少或避免器件的双峰效应所引发的在低于阈值电压条件下容易发生的靠近浅沟槽顶部角落的器件提前开启所造成的漏电，提高器件的电性能。

【技术实现步骤摘要】

本专利技术涉及半导体制造领域，特别是涉及一种。
技术介绍
集成电路制程的快速发展，使得半导体器件日益积集化与微小化。而随着半导体器件的积集化，半导体组件的尺寸与隔离半导体组件的隔离结构的大小也随之缩减。因此，在半导体制程中，形成良好的隔离结构显得十分关键。常见的一种形成隔离结构的方法是借助局部氧化形成场氧化层(Local Oxidat1n of Silicon,简称LOCOS),然而，该方法对于积集度高的半导体装置而言并不适合，同一产生鸟嘴侵蚀的问题(Bird’ s beakencroachment)。因此，目前以浅沟槽隔离(shallow trench isolat1n,简称STI)制程成为主流，特别适用于次微米以下的集成电路制程。 在现有技术的浅沟槽隔离技术中，由于浅沟槽顶部角落(corner，浅掺杂区110与沟槽隔离120相邻区的半导体衬底100，如图1中圆形区域)没有很好的圆润化工艺处理，往往会出现在低于阈值电压条件下靠近浅沟槽顶部角落的器件提前开启所造成的漏电现象的产生，即所谓的器件的双峰效应。如图1所示，半导体衬底100内具有浅沟槽101，浅沟槽101内形成有沟槽隔离120。在沟槽隔离120两侧的半导体衬底100具有浅掺杂区110。以NMOS为例，浅掺杂区110中掺杂主要是硼元素(B)及其化合物(BF2)。但是，位于所述浅沟槽101的顶部角落的硼元素会在后续热处理工艺中向低浓度的浅沟槽隔离区域发生迁移逃逸，使得顶部角落的硼元素的浓度低于其他沟道部分浅掺杂区110中硼元素的浓度，从而造成在低于阈值电压条件下靠近浅沟槽顶部角落的器件容易提前开启而产生漏电。 由于，位于所述浅沟槽101的顶部角落的掺杂元素的浓度较低，造成在低于阈值电压条件下靠近浅沟槽顶部角落的器件容易提前开启而产生漏电，从而造成器件的双峰效应严重，影响器件的电性能。因此，如何提供一种，能减少或避免这种漏电，提高器件的电性能，已成为本领域技术人员需要解决的问题。
技术实现思路
本专利技术的目的在于，提供一种，能减少或避免器件的双峰效应，提闻器件的电性能。 为解决上述技术问题，本专利技术提供一种，包括:在半导体衬底的浅沟槽的顶部角落注入原子量大于100的注入元素。 进一步的，所述包括: 提供所述半导体衬底； 在所述半导体衬底上制备掩膜图形； 以所述掩膜图形为掩模，对所述半导体衬底进行离子注入工艺，以形成重元素掺杂区，其中，所述注入元素的原子量大于100 ； 对所述半导体衬底进行刻蚀工艺，以在所述半导体衬底中形成所述浅沟槽，并保留所述浅沟槽的顶部角落的所述重元素掺杂区。 进一步的，所述掩膜图形的材料为氧化物或氮化物。 进一步的，所述掩膜图形的厚度为50nm?500nm。 进一步的，所述以所述掩膜图形为掩模，对所述半导体衬底进行离子注入工艺，以形成重元素掺杂区的步骤，包括: 以所述掩膜图形为掩模，对所述半导体衬底进行垂直离子注入工艺，形成预重元素掺杂区； 对所述预重元素掺杂区进行退火工艺，以形成所述重元素掺杂区； 在所述掩膜图形的侧壁形成一侧墙。 进一步的，所述退火工艺的温度为800°C?1200°C，所述退火工艺的时间为Ih?4h0 进一步的，所述侧墙的材料为氧化物或氮化物。 进一步的，采用低压力化学气相沉积法在所述掩膜图形的侧壁形成一侧墙。 进一步的,所述侧墙的厚度为5nm?50nm。 进一步的，所述还包括:在所述浅沟槽内生长一内衬氧化物。 进一步的，所述内衬氧化物的厚度为5nm?50nm。 进一步的，所述半导体器件为NM0S，所述注入元素为铟元素；或所述半导体器件为PM0S,所述注入元素为铺元素。 与现有技术相比，本专利技术提供的具有以下优点: 本专利技术提供的，在半导体衬底的浅沟槽的顶部角落注入原子量大于100的注入元素，与现有技术相比，所述浅沟槽的顶部角落的注入元素的质量较大，不易发生逃逸，可以对浅掺杂区的元素进行补偿；并且，所述注入元素位于所述浅沟槽的顶部角落，可以阻挡所述浅掺杂区的元素的逃逸，从而减少或避免在低于阈值电压条件下容易发生的靠近浅沟槽顶部角落的器件提前开启所造成的漏电，提高器件的电性能。 【附图说明】 图1为现有技术中半导体器件的示意图； 图2为本专利技术一实施例中的流程图； 图3-图9为本专利技术一实施例中中器件结构的示意图； 图10为本专利技术另一实施例中中器件结构的示意图。 【具体实施方式】 下面将结合示意图对本专利技术的进行更详细的描述，其中表示了本专利技术的优选实施例，应该理解本领域技术人员可以修改在此描述的本专利技术，而仍然实现本专利技术的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本专利技术的限制。 为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本专利技术由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。 在下列段落中参照附图以举例方式更具体地描述本专利技术。根据下面说明和权利要求书，本专利技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本专利技术实施例的目的。 本专利技术的核心思想在于，提供一种，在半导体衬底的浅沟槽的顶部角落注入原子量大于100的注入元素。在本专利技术的中，所述浅沟槽的顶部角落的注入元素的质量较大，不易发生逃逸，可以对浅掺杂区的元素进行补偿；并且，所述注入元素位于所述浅沟槽的顶部角落，可以阻挡所述浅掺杂区的元素的逃逸，从而减少或避免器件的双峰效应所引发的在低于阈值电压条件下容易发生的靠近浅沟槽顶部角落的器件提前开启所造成的漏电，提高器件的电性能。 进一步的，根据上述核心思想，本专利技术提供一种，包括: 步骤SI I，提供所述半导体衬底； 步骤S12，在所述半导体衬底上制备掩膜图形； 步骤S13，以所述掩膜图形为掩模，对所述半导体衬底进行离子注入工艺，以形成重元素掺杂区，其中，所述注入元素的原子量大于100 ； 步骤S14，对所述半导体衬底进行刻蚀工艺，以在所述半导体衬底中形成所述浅沟槽，并保留所述浅沟槽的顶部角落的所述重元素掺杂区。 以下请参考图2以及图3-图9具体说明所述，其中，图2为本专利技术一实施例中的流程图，图3-图9为本专利技术一实施例中中器件结构的示意图。在本实施例中，所述半导体器件为NM0S。 首先，如图2所示，进行步骤S11，步骤S11，提供所述半导体衬底200，如图3所不。其中，所述基底200可以为未惨杂的单晶娃衬底、惨杂有杂质的单晶娃衬底、绝缘体上硅(SOI)衬底或硅锗(SiGe)衬底等，在本实施例中，所述基底200由单晶硅材料构成。所述基底200还包括有源区等必要器件，此为本领域的公知常识，在此不作赘述。 然后，进行步骤S12，在所述半导体衬底200上制备掩膜图形。较佳的，可以先在所述半导体衬底200上制备一牺牲氧化层210，在所述牺牲氧化层210制备一掩膜层220，如本文档来自技高网...

【技术保护点】
一种半导体器件的制备方法，包括：在半导体衬底的浅沟槽的顶部角落注入原子量大于100的注入元素。

【技术特征摘要】
1.一种半导体器件的制备方法，包括:在半导体衬底的浅沟槽的顶部角落注入原子量大于100的注入元素。2.如权利要求1所述的半导体器件的制备方法，其特征在于，所述半导体器件的制备方法包括: 提供所述半导体衬底； 在所述半导体衬底上制备掩膜图形； 以所述掩膜图形为掩模，对所述半导体衬底进行离子注入工艺，以形成重元素掺杂区，其中，所述注入元素的原子量大于100 ； 对所述半导体衬底进行刻蚀工艺，以在所述半导体衬底中形成所述浅沟槽，并保留所述浅沟槽的顶部角落的所述重元素掺杂区。3.如权利要求2所述的半导体器件的制备方法，其特征在于，所述掩膜图形的材料为氧化物或氮化物。4.如权利要求2所述的半导体器件的制备方法，其特征在于，所述掩膜图形的厚度为50nm ?500nmo5.如权利要求2所述的半导体器件的制备方法，其特征在于，所述以所述掩膜图形为掩模，对所述半导体衬底进行离子注入工艺，以形成重元素掺杂区的步骤，包括: 以所述掩膜图形为掩模，对所述半导体衬底进行垂直离子注入工艺，形成预重元素掺杂区； ...

【专利技术属性】
技术研发人员：周儒领，张庆勇，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31