晶体管及其形成方法技术

一种晶体管及其形成方法，所述晶体管的形成方法包括：提供半导体衬底；在半导体衬底表面形成栅极结构，所述栅极结构顶部具有掩膜层；在所述栅极结构和掩膜层两侧侧壁表面第一侧墙和第二侧墙；在所述栅极结构两侧的半导体衬底表面形成半导体材料层，所述半导体材料层的表面低于栅极结构的表面；对半导体材料层进行离子注入，形成源漏区；去除第二侧墙，在源漏区和栅极第一侧墙之间形成凹槽；对凹槽底部的半导体衬底进行轻掺杂离子注入，形成轻掺杂区；去除栅极结构顶部的掩膜层，暴露出栅极结构的顶部表面；在源漏区、轻掺杂区表面形成金属硅化物层。上述方法可以降低晶体管的源漏区电阻，提高晶体管的性能。

【技术实现步骤摘要】
【专利摘要】一种，所述晶体管的形成方法包括：提供半导体衬底；在半导体衬底表面形成栅极结构，所述栅极结构顶部具有掩膜层；在所述栅极结构和掩膜层两侧侧壁表面第一侧墙和第二侧墙；在所述栅极结构两侧的半导体衬底表面形成半导体材料层，所述半导体材料层的表面低于栅极结构的表面；对半导体材料层进行离子注入，形成源漏区；去除第二侧墙，在源漏区和栅极第一侧墙之间形成凹槽；对凹槽底部的半导体衬底进行轻掺杂离子注入，形成轻掺杂区；去除栅极结构顶部的掩膜层，暴露出栅极结构的顶部表面；在源漏区、轻掺杂区表面形成金属硅化物层。上述方法可以降低晶体管的源漏区电阻，提高晶体管的性能。【专利说明】
本专利技术涉及半导体
，特别涉及一种。
技术介绍
随着半导体技术的不断发展，集成电路集成化程度越来越高，器件的尺寸也不断 减小。然而器件尺寸的不断减小导致器件的性能也受到很大的影响。例如，短沟道效应、功 耗大、寄生电容大等问题。 现有技术在SOI (绝缘底上娃)衬底上形成半导体器件，在SOI衬底上形成晶体管， 可W减小晶体管内的寄生电容，提高运行速度，并且所述晶体管具有更低的功耗。 但是由于SOI衬底的顶层娃层的厚度较薄，在所述SOI衬底上直接形成的晶体管 的源漏区的厚度较薄，具有较高的串联电阻，所W，现有技术一般在晶体管的栅极结构两侧 的衬底上外延形成一定厚度的娃层，再在所述娃层内形成抬高的源漏区，并且在所述源漏 区表面形成金属娃化物层，从而提高源漏区的厚度，降低源漏区的电阻。 但是所述晶体管的源漏区的串联电阻还需要进一步的降低。 【专利技术内容】 本专利技术解决的问题是提供一种晶体管及其的形成方法，降低晶体管的源漏区的串 联电阻。 为解决上述问题，本专利技术提供一种晶体管的形成方法，包括：提供半导体衬底；在 所述半导体衬底表面形成栅极结构，所述栅极结构顶部具有掩膜层；在所述栅极结构和掩 膜层两侧侧壁表面形成侧墙结构，所述侧墙结构包括位于所述栅极结构和掩膜层两侧侧壁 表面的第一侧墙和位于所述第一侧墙表面的第二侧墙；在所述栅极结构两侧的半导体衬底 表面形成半导体材料层，所述半导体材料层的表面低于栅极结构的表面；对所述半导体材 料层进行离子注入，形成源漏区；去除所述第二侧墙，在所述源漏区和栅极第一侧墙之间形 成凹槽；对所述凹槽底部的半导体衬底进行轻惨杂离子注入，形成轻惨杂区；去除栅极结 构顶部的掩膜层，暴露出栅极结构的顶部表面；在所述源漏区表面、凹槽底部的轻惨杂区表 面形成金属娃化物层。 可选的，所述半导体衬底为绝缘体上娃。 可选的，所述掩膜层的材料为氧化娃。 可选的，所述第一侧墙与第二侧墙的材料不相同。 可选的，所述第一侧墙的材料为氧化娃，所述第一侧墙的厚度大于50 A。 可选的，所述第二侧墙的材料为氮化娃或氮氧化娃 可选的，所述半导体材料层的材料为娃、错或娃错。 可选的，采用选择性外延工艺，形成所述半导体材料层。 可选的，所述栅极结构包括位于半导体衬底表面的栅介质层和位于所述栅介质层 表面的栅极，所述栅介质层的材料为氧化娃、所述栅极的材料为多晶娃。 可选的，还包括在栅极结构顶部也形成金属娃化物层。 可选的，形成所述金属娃化物的方法包括；在所述源漏区、凹槽底部的轻惨杂区、 第一侧墙W及栅极结构顶部的表面形成金属层；进行退火处理，在所述源漏区表面、凹槽底 部的轻惨杂区表面W及栅极结构顶部表面形成金属娃化物层；去除剩余的金属层。 可选的，金属层的材料至少包括化、13、1'1、胖、(：0、？1或？(1中的一种金属元素。 可选的，所述凹槽底部的轻惨杂区完全转化为金属娃化物。 可选的，还包括；在所述金属娃化物层表面、第一侧墙表面形成介质层。 可选的，所述介质层的材料为低K介质材料。 可选的，所述介质层的材料至少包括；碳化娃、碳氧化娃、有机娃氧焼聚合物、氣碳 化合物中的一种。 本专利技术的技术方案还提供一种采用上述方法形成的晶体管，包括；半导体衬底； 位于半导体衬底表面的栅极结构，所述栅极结构侧壁表面具有第一侧腔；位于所述栅极结 构W及第一侧墙两侧的半导体衬底内的源漏区，所述源漏区与第一侧墙之间具有凹槽，所 述源漏区的表面高于半导体衬底表面并且低于栅极结构表面；位于所述源漏区与第一侧墙 之间的凹槽底部的半导体衬底内的轻惨杂区；位于所述源漏区表面、凹槽底部的轻惨杂区 表面的金属娃化物层。 可选的，所述凹槽底部的轻惨杂区的材料为金属娃化物。 可选的，还包括位于栅极结构顶部的金属娃化物层。 可选的，位于所述金属娃化物层表面、第一侧墙表面并填充满所述凹槽的介质层。 与现有技术相比，本专利技术的技术方案具有W下优点： 本专利技术的技术方案，在所述栅极结构两侧形成第一侧墙和第二侧墙；然后W所述 栅极结构、第一侧墙、第二侧墙为掩膜，在所述栅极结构两侧形成抬高的源漏区；然后去除 所述第二侧墙，在所述抬高的源漏区与第一侧墙之间形成凹槽，暴露出部分半导体衬底的 表面；对所述凹槽底部的半导体衬底进行轻惨杂离子注入，形成轻惨杂区；在所述源漏区 和轻惨杂区表面同时形成金属娃化物层，与现有技术只在源漏区表面形成金属娃化物层相 比，可W进一步降低轻惨杂区的电阻，提高晶体管的性能。 进一步，在形成所述金属娃化物层之后，在所述金属娃化物层表面W及凹槽内形 成介质层。所述介质层的材料为低K介质材料，可W降低源漏区与栅极之间的寄生电容，提 高晶体管的性能。 【专利附图】【附图说明】 图1是本专利技术的现有技术的晶体管的结构示意图。 图2至图15是本专利技术的实施例的晶体管的形成过程的结构示意图。 【具体实施方式】 如
技术介绍
中所述，现有技术中晶体管的源漏区的串联电阻还有待进一步的降 低。 请参考图1，为在SOI衬底上形成的晶体管的结构示意图。 所述晶体管包括：底层娃层10、位于底层娃层表面的绝缘层11、位于所述绝缘层 表面的顶层娃层内的抬高的源漏区12 ;位于所述顶层娃层表面的栅介质层21、位于所述栅 介质层表面的栅极22、位于所述栅介质层21和栅极22两侧侧壁表面的第一侧墙23和所述 第一侧墙23表面的第二侧墙24。所述晶体管还包括位于所述栅极22顶部W及源漏区12 表面的金属娃化物层25。 由于所述SOI衬底的顶层娃层较薄，在所述栅极结构两侧的顶层娃层表面形成娃 层，从而形成抬高的源漏区12,可W提高源漏区12的厚度，降低源漏区12的串联电阻；在 所述源漏区12表面形成金属娃化物层25同样可W降低所述源漏区12的串联电阻。 但是，由于所述源漏区12还有一部分扩展区域(轻惨杂区)位于所述第一侧墙23、 第二侧墙24、栅介质层21下方，所述扩展区域的厚度较薄，并且表面无法形成金属娃化物 层，从而所述扩展区域仍然具有较高的电阻，会影响晶体管的性能。 本专利技术的实施例，在所述源漏区的扩展区域(轻惨杂区）的部分表面也形成金属娃 化物层，进一步降低晶体管的源漏区的串联电阻。 为使本专利技术的上述目的、特征和优点能够更为明显易懂，下面结合附图对本专利技术 的具体实施例做详细的说明。 请参考图2,提供半导体衬底100。 所述半导体衬底1本文档来自技高网...

【技术保护点】
一种晶体管的形成方法，其特征在于，包括： 提供半导体衬底； 在所述半导体衬底表面形成栅极结构，所述栅极结构顶部具有掩膜层； 在所述栅极结构和掩膜层两侧侧壁表面形成第一侧墙和位于所述第一侧墙表面的第二侧墙； 在所述栅极结构两侧的半导体衬底表面形成半导体材料层，所述半导体材料层的表面低于栅极结构的表面； 对所述半导体材料层进行离子注入，形成源漏区； 去除所述第二侧墙，在所述源漏区和第一侧墙之间形成凹槽； 对所述凹槽底部的半导体衬底进行轻掺杂离子注入，形成轻掺杂区； 去除栅极结构顶部的掩膜层，暴露出栅极结构的顶部表面； 在所述源漏区表面、凹槽底部的轻掺杂区表面形成金属硅化物层。

【技术特征摘要】

【专利技术属性】
技术研发人员：刘金华，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31