半导体器件结构及其形成方法技术

本发明专利技术提出一种半导体器件结构及其形成方法，在半导体衬底上依次形成缓冲层、拉应力层以及沟道层；接着在沟道层上形成栅介质层和栅极；接着刻蚀所述拉应力层，使所述拉应力层凹陷预定深度并位于沟道层和缓冲层的中间位置；接着形成外延层以及源/漏极；由于所述拉应力层凹陷预定深度并位于沟道层和缓冲层的中间位置，从而能够对所述沟道层中间位置有顶起的作用，能够增加所述沟道层中的拉应力，进而可以增加载流子的迁移率，提高半导体器件的性能。

【技术实现步骤摘要】

本专利技术涉及半导体制造领域，尤其涉及一种。
技术介绍
随着半导体行业的发展，人们对半导体器件性能的要求也越来越高。提高半导体器件的性能是现在工艺发展的趋势之一。 请参考图1，现有工艺中的半导体器件包括:半导体衬底10 ;依次形成在半导体衬底10表面的栅氧化层30以及栅极40 ;形成于半导体衬底10内并位于所述栅氧化层30以及栅极40两侧的源/漏极20 ;形成于所述栅氧化层30以及栅极40两侧的侧墙50。 现随着工艺的进步，能够使用应力工艺对所述半导体器件源/漏极20之间的沟道施压相应的应力，例如对PMOS管的沟道施加一定的压应力，对NMOS管的沟道施加一定的拉应力，从而提高PMOS管和NMOS管载流子的迁移率，进而提高半导体器件的反应速度，减少反应时间，对半导体器件的性能提升具有很大的推进作用。 然而，现有工艺中的半导体器件NMOS管的拉应力较难实现，无法较大程度的对所述半导体器件源/漏极20之间的沟道施压拉应力，也就无法提升NMOS管的性能，那么如何提高对NMOS管源/漏极20之间沟道的拉应力，也就成了本领域技术人员急需解决的技术问题。
技术实现思路
本专利技术的目的在于提供一种能够增加对沟道的拉应力，增加载流子的迁移率。 为了实现上述目的，本专利技术提出一种半导体器件的形成方法，包括步骤: 提供半导体衬底； 在所述半导体衬底上依次形成缓冲层、拉应力层以及沟道层； 在所述沟道层上形成栅介质层、栅极以及侧墙，其中所述栅极形成于所述栅介质层表面，所述侧墙形成于所述栅极以及栅介质层的两侧； 依次刻蚀所述沟道层、拉应力层以及缓冲层，使所述沟道层、拉应力层以及缓冲层残留在所述侧墙和栅介质层的下方； 刻蚀残留的所述拉应力层，使所述拉应力层的侧壁相对于所述沟道层和缓冲层的侧壁凹陷一预定深度； 在半导体衬底上形成一外延层，所述外延层包围所述缓冲层、拉应力层、沟道层以及侧墙的部分高度； 在所述外延层中形成源/漏极，所述源/漏极位于所述侧墙的两侧。 进一步的，在所述的半导体器件的形成方法中，所述缓冲层的材质为碳化硅或硅。 进一步的，在所述的半导体器件的形成方法中，所述缓冲层的厚度范围是1nm?50nmo 进一步的，在所述的半导体器件的形成方法中，所述拉应力层的材质为锗硅。 进一步的，在所述的半导体器件的形成方法中，所述拉应力层的厚度范围是20nm ?80nmo 进一步的，在所述的半导体器件的形成方法中，所述拉应力层的单边凹陷预定深度范围是栅极特征尺寸的1/5?1/3。 进一步的，在所述的半导体器件的形成方法中，所述沟道层的材质为单晶硅或多晶娃。 进一步的，在所述的半导体器件的形成方法中，所述沟道层的厚度范围是是5nm ?20nmo 进一步的，在所述的半导体器件的形成方法中，所述外延层的材质为碳化硅。 进一步的，在所述的半导体器件的形成方法中，所述源/漏极采用离子注入或原位掺杂方式形成。 进一步的，在所述的半导体器件的形成方法中，所述栅介质层的材质为二氧化硅。 进一步的，本专利技术还提出一种半导体器件结构，采用如上文中任意一种方法形成，包括: 半导体衬底；依次形成在所述半导体衬底上的缓冲层、拉应力层、沟道层、栅介质层、栅极、侧墙以及外延层；其中，所述拉应力层的侧壁相对于所述沟道层和缓冲层的侧壁凹陷一预定深度；所述侧墙位于所述栅介质层和栅极的两侧；所述外延层形成于所述侧墙的两侧，并包围所述缓冲层、拉应力层以及沟道层；形成于所述外延层内位于所述侧墙两侧的源/漏极。 与现有技术相比，本专利技术的有益效果主要体现在:在半导体衬底上依次形成缓冲层、拉应力层以及沟道层；接着在沟道层上形成栅介质层和栅极；接着刻蚀所述拉应力层，使所述拉应力层凹陷预定深度并位于沟道层和缓冲层的中间位置；接着形成外延层以及源/漏极；由于所述拉应力层凹陷预定深度并位于沟道层和缓冲层的中间位置，从而能够对所述沟道层中间位置有顶起的作用，能够增加所述沟道层中的拉应力，进而可以增加载流子的迁移率，提高半导体器件的性能。 【附图说明】 图1为现有技术中半导体器件的结构示意图； 图2为本专利技术一实施例中半导体器件形成方法的流程图； 图3-图7为本专利技术一实施例中半导体器件形成过程中半导体器件的剖面图。 【具体实施方式】 以下结合附图和具体实施例对本专利技术提出的作进一步详细说明。根据下面说明和权利要求书，本专利技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本专利技术实施例的目的。 请参考图2，在本实施例中，提出一种半导体器件的形成方法，包括步骤: SlOO:提供半导体衬底100，如图3所示； 其中，所述半导体衬底可以为单晶硅、多晶硅或者绝缘体上硅等。 S200:在所述半导体衬底100上依次形成缓冲层210、拉应力层220以及沟道层230，如图3所示； 其中，所述缓冲层210的材质为碳化硅或硅，其厚度范围是1nm?50nm，例如是20nm ;所述拉应力层220的材质为锗娃,其厚度范围是20nm?80nm,例如是40nm,所述沟道层230的材质为单晶硅或多晶硅，其厚度范围是5nm?20nm，例如是10nm。 S300:在所述沟道层230上形成栅介质层300、栅极400以及侧墙500，其中，所述栅极400形成于所述栅介质层300的表面，所述侧墙500形成于所述栅极400以及栅介质层300的两侧，如图3所示； 其中，所述栅介质层300为二氧化硅，所述栅极400可以为多晶硅栅极或者金属栅极；所述侧墙500可以为氮化硅。 S400:依次刻蚀所述沟道层230、拉应力层220以及缓冲层210，使所述沟道层230、拉应力层220以及缓冲层210残留在所述侧墙500和栅介质层300的下方，如图4所示； 其中，刻蚀完毕后，所述沟道层230、拉应力层220以及缓冲层210的两端与所述侧墙500的两端分别处于同一平面。 S500:刻蚀残留的拉应力层220，使所述拉应力层200的侧壁相对于所述沟道层230和缓冲层210的侧壁凹陷一预定深度，并分别与所述沟道层230和缓冲层210紧贴，如图5所示； 其中，所述拉应力层220的单边凹陷预定深度L的范围是所述栅极400的特征尺寸L2的1/5?1/3，例如是1/4 ;刻蚀完毕后，所述沟道层230以及缓冲层210的两端与所述侧墙500的两端处于同一平面，而所述拉应力层220的两端平面均凹陷预定深度LI ;由于所述拉应力层220位于所述沟道层230的中间位置，所述拉应力层220能够对所述沟道层230造成一定的挤压，从而使所述沟道层230具有较大的拉应力，进而能够提高载流子的迁移率。 S600:在半导体衬底100上形成一外延层600,所述外延层600包围所述缓冲层210、拉应力层220、沟道层230以及侧墙300的部分高度，如图6所示； 其中，所述外延层600包围所述缓冲层210、拉应力层220以及沟道层230，在本实施例中，所述外延层600的材质与所述缓冲层210的材质一致均为碳化硅；所述外延层600形成于所述侧墙500的两侧，略低于所述栅极400的表面，但是略高于所述栅介质层300的表面。 S本文档来自技高网...

【技术保护点】
一种半导体器件的形成方法，包括步骤：提供半导体衬底；在所述半导体衬底上依次形成缓冲层、拉应力层以及沟道层；在所述沟道层上形成栅介质层、栅极以及侧墙，其中所述栅极形成于所述栅介质层表面，所述侧墙形成于所述栅极以及栅介质层的两侧；依次刻蚀所述沟道层、拉应力层以及缓冲层，使所述沟道层、拉应力层以及缓冲层残留在所述侧墙和栅介质层的下方；刻蚀残留的所述拉应力层，使所述拉应力层的侧壁相对于所述沟道层和缓冲层的侧壁凹陷一预定深度；在半导体衬底上形成一外延层，所述外延层包围所述缓冲层、拉应力层、沟道层以及侧墙的部分高度；在所述外延层中形成源/漏极，所述源/漏极位于所述侧墙的两侧。

【技术特征摘要】
1.一种半导体器件的形成方法，包括步骤: 提供半导体衬底； 在所述半导体衬底上依次形成缓冲层、拉应力层以及沟道层； 在所述沟道层上形成栅介质层、栅极以及侧墙，其中所述栅极形成于所述栅介质层表面，所述侧墙形成于所述栅极以及栅介质层的两侧； 依次刻蚀所述沟道层、拉应力层以及缓冲层，使所述沟道层、拉应力层以及缓冲层残留在所述侧墙和栅介质层的下方； 刻蚀残留的所述拉应力层，使所述拉应力层的侧壁相对于所述沟道层和缓冲层的侧壁凹陷一预定深度； 在半导体衬底上形成一外延层，所述外延层包围所述缓冲层、拉应力层、沟道层以及侧墙的部分高度； 在所述外延层中形成源/漏极，所述源/漏极位于所述侧墙的两侧。2.如权利要求1所述的半导体器件的形成方法，其特征在于，所述缓冲层的材质为碳化硅或硅。3.如权利要求2所述的半导体器件的形成方法，其特征在于，所述缓冲层的厚度范围是 1nm ?50nm。4.如权利要求1所述的半导体器件的形成方法，其特征在于，所述拉应力层的材质为错娃。5.如权利要求4所述的半导体器件的形成方法，其特征在于，所述拉应力层的厚度范围是20nm?80nm。6.如...

【专利技术属性】
技术研发人员：赵猛，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31