半导体器件的制造方法技术

本发明专利技术提供一种半导体器件的制造方法，包括以下步骤：首先，衬底上形成栅极结构；然后，刻蚀所述栅极结构两侧的衬底区域，形成凹蚀区域，并在所述凹蚀区域表面进行离子注入，以使所述凹蚀区域表面非晶化；再沉积应力层；接着进行退火，使非晶化的凹蚀区域表面再结晶以产生应力，该应力与所述应力层的应力相叠加并传递至所述沟道区域且保留在其中；最后去除所述应力层，并在所述栅极结构两侧的凹蚀区域中分别形成源极和漏极。本发明专利技术通过在沟道区域及其周围的衬底中进行离子注入得到非晶化区域，并沉积应力层，从而利用退火过程中非晶化区域再结晶产生的应力及应力层本身的应力，形成压应变或拉应变沟道，大大提高沟道区域的迁移率。

【技术实现步骤摘要】

本专利技术半导体制造领域，涉及一种。
技术介绍
在半导体器件、尤其是MOS晶体管中，提高场效应晶体管的开关频率的一种主要方法是提高驱动电流，而提高驱动电流的主要途径是提高载流子迁移率。现有一种提高场效应晶体管载流子迁移率的技术是应力记忆技术(StressMemorizat1n Technique,简称SMT)，通过在场效应晶体管的沟道区域形成稳定应力，提高沟道中的载流子迁移率。通常拉应力可以使得沟道区域中的分子排列更加疏松，从而提高电子的迁移率，适用于NMOS晶体管；而压应力使得沟道区域内的分子排布更加紧密，有助于提高空穴的迁移率，适用于PMOS晶体管。 从单轴工艺诱致应变的最优引入方向方面来说，对于NMOS器件，在沿沟道方向上引入张应变以及在垂直于沟道方向上引入压应变对提高其沟道中电子的迁移率最有效；另一方面，对于PMOS器件，在沿沟道方向上引入压应变对提高其沟道中空穴的迁移率最有效。根据这一理论，已发展了许多方法，其中一种方法是产生“全局应变”，也即，施加从衬底产生的应力到整体晶体管器件区域，全局应变是利用如下结构产生的，例如普通硅衬底上通过缓冲层外延生长不同晶格常数的SiGe、SiC等材料，在其上继续生长低缺陷的单晶硅层以实现全局应变硅层的形成；或者利用制作绝缘体上硅的方法实现绝缘体上的硅锗、应变硅结构。另一种方法是产生“局部应变”，也即，利用与器件沟道相邻的局部结构或者工艺方法产生相应的应力作用到沟道区产生应变，局部应变通常是例如如下结构所产生的:产生应力的浅槽隔离结构、(双)应力衬里、PMOS的源/漏极(S/D)区域中嵌入的SiGe(e-SiGe)结构、PMOS的源/漏极(S/D)区域中嵌入的Σ形SiGe结构、NMOS的源/漏极(S/D)区域中嵌入的SiC (e-SiC)结构等。其中，嵌入式锗硅(SiGe)技术(eSiGe技术)由于其能够对沟道区施加适当的压应力以提高空穴的迁移率而成为PMOS应力工程的主要技术之一。目前，存在两种锗硅应力引入技术，一种是在PMOS晶体管的源/漏区形成锗硅应力层，另一种是在栅极结构的正下方、在沟道区中形成锗硅应力层。 但是，上述产生沟道局域应变并改变作用沟道应力类型的方法有的需要复杂的工艺，有的容易向沟道引入缺陷，有的适用范围窄；另一方面，随着器件特征尺寸的不断缩小，上述方法所带来的诱致应变效果也在不断减弱。 因此，提供一种以进一步提高沟道迁移率实属必要。
技术实现思路
鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种，用于解决现有技术中MOS器件沟道迁移率不高的问题。 为实现上述目的及其他相关目的，本专利技术提供一种，所述至少包括以下步骤: S1:提供一衬底，在所述衬底上形成栅极结构；所述栅极结构正下方的衬底中设有沟道区域； S2:刻蚀所述栅极结构两侧的衬底区域，形成凹蚀区域，并在所述凹蚀区域表面进行离子注入，以使所述凹蚀区域表面非晶化； S3:沉积应力层，所述应力层覆盖所述凹蚀区域表面及所述栅极结构表面；然后进行退火，使非晶化的凹蚀区域表面再结晶以产生第一应力，所述第一应力与所述应力层产生的第二应力相叠加并传递至所述沟道区域且保留在所述沟道区域中； S4:去除所述应力层，并在所述栅极结构两侧的凹蚀区域中分别形成源极和漏极。 可选地，于所述步骤S2中，采用Ge元素、Sn元素或C元素中的至少一种进行离子注入。 可选地,于所述步骤S2中，离子注入的能量范围是0.5?50KeV,离子注入剂量范围是5E13?5E15atoms/cm2,离子注入角度范围是15?45。。 可选地，于所述步骤S3中，所述应力层为拉应力层或压应力层。 可选地，所述应力层的材料包括TaC或SiN。 可选地，于所述步骤SI中还包括在所述栅极结构两侧区域的衬底中进行轻掺杂的步骤，所述轻掺杂采用砷、磷、硼或铟元素中的一种或多种。 可选地，所述衬底为SOI衬底，其包括埋氧层，所述凹蚀区域底部高于所述埋氧层底部。 可选地，所述衬底为SOI衬底，其包括埋氧层，所述凹蚀区域底部低于或齐平于所述埋氧层底部。 可选地，所述源极及漏极的材料包括Si JihGepSihCy或SinbGeaCb中的至少一种，其中X的取值范围是0.1?0.5，y的取值范围是0.01?0.1，a的取值范围是0.1?0.35，b的取值范围是0.01?0.05。 可选地，所述源极及漏极采用外延法或超高真空化学气相沉积法形成。 可选地，所述凹蚀区域的深度范围是30?lOOnm。 可选地，于所述步骤S3中，所述退火温度的范围是950?1200°C，时间范围是40ms ?30s。 如上所述，本专利技术的，具有以下有益效果:通过在沟道区及其周围的衬底中进行离子注入得到非晶化区域，然后沉积应力层并退火，退火过程中，非晶化区域再结晶，此过程中会对沟道区域产生应力，另外，应力层本身的应力也进一步传递至沟道区并保留，二者叠加，使得沟道区的应力大大增强。通过改变离子注入的类型及注入的剂量和能量，可以使产生的应力为压应力或拉应力，分别适用于PMOS和NM0S，从而提高沟道迁移率，且本专利技术的适用于22nm及以下节点工艺。 【附图说明】 图1显示为本专利技术的的工艺流程图。 图2显示为本专利技术的于实施例一中在Si衬底上形成栅极结构后的剖面结构示意图。 图3显示为本专利技术的于实施例一中在栅极结构两侧区域的衬底中进行轻掺杂后的剖面结构示意图。 图4显示为本专利技术的于实施例一中在形成凹蚀区域后的剖面结构示意图。 图5显示为本专利技术的于实施例一中进行离子注入时的剖面结构示意图。 图6显示为本专利技术的于实施例一中沉积应力层后的剖面结构示意图。 图7显示为本专利技术的于实施例一中去除应力层后的剖面结构示意图。 图8显示为本专利技术的于实施例一中在形成源极和漏极后的剖面结构示意图。 图9显示为本专利技术的于实施例三中在SOI衬底上形成栅极结构后的剖面结构示意图。 图10显示为本专利技术的于实施例三中进行离子注入时的剖面结构示意图。 图11显示为本专利技术的于实施例三中沉积应力层后的剖面结构示意图。 图12显示为本专利技术的于实施例三中去除应力层并形成源极和漏极后的剖面结构示意图。 图13显示为本专利技术的于实施例四中形成凹蚀区域后的剖面结构示意图。 图14显示为本专利技术的于实施例四中进行离子注入时的剖面结构示意图。 图15显示为本专利技术的于实施例四中沉积应力层后的剖面结构示意图。 图16显示为本专利技术的于实施例四中形成源极和漏极后的剖面结构示意图。 元件标号说明 SI ?S4 步骤 ISi 衬底 2栅介质层 3栅极 4侧墙 5保护层 6轻掺杂区域 7凹蚀区域 8应力层 9应变沟道 10 源极 11漏极 12背衬底 13埋氧层 14顶层硅 【具体实施方式】 以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的【具体实施方式】加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本专利技术的精神下进行各种修饰或改变。 请参阅图1至图16。需要说明的是，本实施例中所提供的图示仅本文档来自技高网...

【技术保护点】
一种半导体器件的制造方法，其特征在于，所述半导体器件的制造方法至少包括以下步骤：S1：提供一衬底，在所述衬底上形成栅极结构；所述栅极结构正下方的衬底中设有沟道区域；S2：刻蚀所述栅极结构两侧的衬底区域，形成凹蚀区域，并在所述凹蚀区域表面进行离子注入，以使所述凹蚀区域表面非晶化；S3：沉积应力层，所述应力层覆盖所述凹蚀区域表面及所述栅极结构表面；然后进行退火，使非晶化的凹蚀区域表面再结晶以产生第一应力，所述第一应力与所述应力层产生的的第二应力相叠加并传递至所述沟道区域且保留在所述沟道区域中；S4：去除所述应力层，并在所述栅极结构两侧的凹蚀区域中分别形成源极和漏极。

【技术特征摘要】
1.一种半导体器件的制造方法，其特征在于，所述半导体器件的制造方法至少包括以下步骤: S1:提供一衬底，在所述衬底上形成栅极结构；所述栅极结构正下方的衬底中设有沟道区域； S2:刻蚀所述栅极结构两侧的衬底区域，形成凹蚀区域，并在所述凹蚀区域表面进行离子注入，以使所述凹蚀区域表面非晶化； 53:沉积应力层，所述应力层覆盖所述凹蚀区域表面及所述栅极结构表面；然后进行退火，使非晶化的凹蚀区域表面再结晶以产生第一应力，所述第一应力与所述应力层产生的的第二应力相叠加并传递至所述沟道区域且保留在所述沟道区域中； 54:去除所述应力层，并在所述栅极结构两侧的凹蚀区域中分别形成源极和漏极。2.根据权利要求1所述的半导体器件的制造方法，其特征在于:于所述步骤S2中，采用Ge元素、Sn元素或C元素中的至少一种进行离子注入。3.根据权利要求1所述的半导体器件的制造方法，其特征在于:于所述步骤S2中，离子注入的能量范围是0.5?50KeV，离子注入剂量范围是5E13?5E15atoms/cm2，离子注入角度范围是15?45°。4.根据权利要求1所述的半导体器件的制造方法，其特征在于:于所述步骤S3中，所述应力层为拉应力层或压应力层。5.根据权利要求1所述的半导体器件的制造方法，其特征在于:所述应力层的材料包...

【专利技术属性】
技术研发人员：赵猛，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31