一种半导体器件的制备方法技术

本发明专利技术涉及一种半导体器件的制备方法，包括：提供半导体衬底，在所述半导体衬底上形成有镶嵌的金属互连结构；依次形成蚀刻停止层、介电层及具有开口图案的金属硬掩膜层；以所述图案化的金属掩膜层为掩膜蚀刻所述介电层，以在所述介电层中形成沟槽和通孔，露出所述金属互连结构；沉积牺牲材料层，以填充所述沟槽和通孔；去除部分所述牺牲材料层；回蚀刻所述金属硬掩膜层，以扩大所述金属硬掩膜层的开口；去除剩余的所述牺牲材料层。本发明专利技术中在形成沟槽和通孔后沉积所DUO材料层，以覆盖所述底部互联结构中的金属Cu，作为保护层保护所述金属Cu在后续的步骤中不被蚀刻、造成损失，提高了器件的性能以及良率。

【技术实现步骤摘要】

本专利技术涉及半导体领域，具体地，本专利技术涉及一种半导体器件的制备方法。
技术介绍
随着半导体集成电路工艺技术的不断进步，当半导体器件缩小至深亚微米的范围时，互联中的电阻(R)和电容(C)易产生寄生效应，导致金属连线传递的时间延迟(RC timedelay)。为了克服互联中的寄生效应，越来越多的人在超大规模集成电路后段互联的集成工艺中，采用低阻值材料(铜)或低介电常数(low k dielectric)的隔离物质来减少因寄生电阻与寄生电容引起的RC延迟时间。选用低介电常数(low k dielectric)介电层可以有效地解决上述问题，但也带来新的问题，由于低介电常数介电层具有很低的强度，以致在半导体器件制备工艺中很容易受到损坏，例如在光刻、灰化过程中都可以引起低介电常数介电层的损害。为了降低工艺过程中对低介电常数介电层的损害，现有技术选用的方法如图1a-1c所示，通常在所述低介电常数介电层上形成TiN的硬掩膜层108，如图1a所示，首先提供半导体衬底（图中未示出），在所述半导体衬底上形成层间介电层101，在所述层间介电层101上形成第一蚀刻停止层102和第一低K介电层103，然后在所述层间介电层101和第一低K介电层103中形成底部金属互连结构105，然后沉积第二蚀刻停止层104，在所述第二蚀刻停止层104上依次形成第二低K介电层106、TEOS硬掩膜层107、TiN硬掩膜层108，然后图案化所述TEOS硬掩膜层107、TiN硬掩膜层108，并以所述图案化的TEOS硬掩膜层107、TiN硬掩膜层108为掩膜蚀刻所述第二低K介电层106，形成通孔10，进一步图案化所述TiN硬掩膜层108，形成通孔10，进而蚀刻所述第二低K介电层106，在所述第二低K介电层106中形成沟槽20，进一步蚀刻打开所述第二蚀刻停止层104，以露出所述底部金属互联结构105。在形成所述沟槽20和通孔10之后进行导电材料的填充，和所述底部金属互连结构形成电连接，进而形成双镶嵌结构，在填充导电材料之前还包括回蚀刻所述TiN硬掩膜层108，以扩大所述TiN硬掩膜层108的开口，避免在填充过程中形成孔洞（void），在该步骤中回蚀刻所述TiN硬掩膜层108，同时去除蚀刻过程中残留大量聚合物（polymer），在该过程中先选用EKC清洗剂和H2O2的混合溶液，然后选用DHF进行湿法清洗，其中所述EKC为羟胺系列的刻蚀灰化后残余去除剂（其中包含H2O2以及H2O），所述DHF为稀释的氢氟酸，该过程能够很好的回蚀刻所述TiN硬掩膜层108，但是该过程中同时会对所述底部金属互联结构105中的金属Cu蚀刻，造成金属Cu的损失，最终使所述双镶嵌结构失效，导致半导体器件性能降低，良率降低。因此，需要对目前半导体器件的制备方法进行改进，以在回蚀刻所述硬掩膜层，形成较大开口的同时不会对底部金属Cu造成损害，以此提高半导体器件的性能和良率。
技术实现思路
在
技术实现思路
部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本专利技术的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。本专利技术为了克服目前存在问题提供了一种半导体器件的制备方法，包括：提供半导体衬底，在所述半导体衬底上形成有镶嵌的金属互连结构；依次形成蚀刻停止层、介电层及具有开口图案的金属硬掩膜层；以所述图案化的金属掩膜层为掩膜蚀刻所述介电层，以在所述介电层中形成沟槽和通孔，露出所述金属互连结构；沉积牺牲材料层，以填充所述沟槽和通孔；去除部分所述牺牲材料层；回蚀刻所述金属硬掩膜层，以扩大所述金属硬掩膜层的开口；去除剩余的所述牺牲材料层。作为优选，所述牺牲材料层为DUO。作为优选，所述介电层和所述金属硬掩膜层之间还形成有氧化物硬掩膜层。作为优选，所述氧化物硬掩膜层为TEOS层。作为优选，所述金属硬掩膜层为TiN层。作为优选，所述介电层为低K材料层。作为优选，在沉积牺牲材料层之前，还包括选用超纯水进行清洗的步骤。作为优选，在所述介电层中形成所述通孔的方法为：在所述金属硬掩膜层上形成图案化的第一光刻胶层，所述第一光刻胶层上具有所述通孔的图案；以所述第一光刻胶层为掩膜蚀刻所述金属硬掩膜层以及所述介电层，以在所述介电层中形成所述通孔。作为优选，在所述介电层中形成所述沟槽的方法为：在所述金属硬掩膜层上形成第二光刻胶层，所述第二光刻胶层上具有所述沟槽的图案；以所述光第二刻胶层为掩膜蚀刻所述金属硬掩膜层以及所述介电层，以在所述介电层中形成所述沟槽。作为优选，选用CLK888蚀刻所述牺牲材料层，以去除部分所述牺牲材料层。作为优选，蚀刻所述牺牲材料层至所述金属硬掩膜层以下。作为优选，去除的部分所述牺牲材料层的厚度大于所述金属硬掩膜层的厚度，小于所述金属硬掩膜层、所述沟槽、所述通孔的厚度之和。作为优选，所述蚀刻温度为70-80℃。作为优选，选用稀释的H2O2回蚀刻所述金属硬掩膜层。作为优选，所述稀释的H2O2的体积比组成为H2O2:H2O=1:4-10，其中所述H2O2的质量分数为31%。作为优选，所述回蚀刻的温度为室温至45℃。作为优选，选用CLK888蚀刻去除剩余的所述DUO材料层以及蚀刻过程中产生的聚合物。作为优选，所述蚀刻温度为70-80℃，蚀刻时间为30-120s。作为优选，回蚀刻所述金属硬掩膜层，去除位于中间的部分所述金属硬掩膜层，形成阶梯状结构，以扩大所述金属硬掩膜层的开口。本专利技术为了克服现有技术中存在的问题，在衬底中形成底部金属互联结构之后，沉积低K介电层，并在低K介电层中形成沟槽和通孔露出所述底部互联结构，然后沉积DUO材料层以完全填充所述沟槽和通孔，所述完全DUO材料层覆盖所述底部互联结构中的金属Cu，作为保护层保护所述金属Cu在后续的步骤中不被蚀刻、造成损失，最后选用高蚀刻选择比的方法去除所述DUO材料层，而所述底部互联结构中的金属Cu没有受到影响，提高了器件的性能以及良率。附图说明本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的装置及原理。在附图中，图1a-1c为现有技术中制备所述半导体器件的剖面示意图；图2a-2f为本专利技术的一具体实施方式中制备所述半导本文档来自技高网...

【技术保护点】
一种半导体器件的制备方法，包括：提供半导体衬底，在所述半导体衬底上形成有镶嵌的金属互连结构；依次形成蚀刻停止层、介电层及具有开口图案的金属硬掩膜层；以所述图案化的金属掩膜层为掩膜蚀刻所述介电层，以在所述介电层中形成沟槽和通孔，露出所述金属互连结构；沉积牺牲材料层，以填充所述沟槽和通孔；去除部分所述牺牲材料层；回蚀刻所述金属硬掩膜层，以扩大所述金属硬掩膜层的开口；去除剩余的所述牺牲材料层。

【技术特征摘要】
1.一种半导体器件的制备方法，包括：
提供半导体衬底，在所述半导体衬底上形成有镶嵌的金属互连结构；
依次形成蚀刻停止层、介电层及具有开口图案的金属硬掩膜层；
以所述图案化的金属掩膜层为掩膜蚀刻所述介电层，以在所述介电层
中形成沟槽和通孔，露出所述金属互连结构；
沉积牺牲材料层，以填充所述沟槽和通孔；
去除部分所述牺牲材料层；回蚀刻所述金属硬掩膜层，以扩大所述金属
硬掩膜层的开口；
去除剩余的所述牺牲材料层。
2.根据权利要求1所述的方法，其特征在于，所述牺牲材料层为DUO。
3.根据权利要求1所述的方法，其特征在于，所述介电层和所述金属硬
掩膜层之间还形成有氧化物硬掩膜层。
4.根据权利要求3所述的方法，其特征在于，所述氧化物硬掩膜层为
TEOS层，所述金属硬掩膜层为TiN层，所述介电层为低K材料层。
5.根据权利要求1所述的方法，其特征在于，在所述介电层中形成所
述通孔的方法为：
在所述金属硬掩膜层上形成图案化的第一光刻胶层，所述第一光刻胶层
上具有所述通孔的图案；
以所述第一光刻胶层为掩膜蚀刻所述金属硬掩膜层以及所述介电层，以
在所述介电层中形成所述通孔。
6.根据权利要求1所述的方法，其特征在于，在所述介电层中形成所
述沟槽的方法为：
在所述金属硬掩膜层上形成第二光刻胶层，所述第二光刻胶层上具有所
述沟槽的图案；
以所述光第二刻胶层为掩膜蚀刻所述金属硬掩膜层以及所述介电层，以
在所述介电层中形成所述沟槽。
7.根据权利要求1所述的方法，其特征在于，在沉积牺牲材料层之前，...

【专利技术属性】
技术研发人员：刘焕新，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31