非易失性存储器装置及对此装置编程的方法制造方法及图纸

非易失性存储装置具有用于提供编程电流的电荷泵和非易失性存储器单元的阵列。阵列的每一存储器单元由来自电荷泵的编程电流进行编程。非易失性存储器单元的阵列被划分成多个单位，每一单位包括多个存储器单元。指示器存储器单元与每一单位的非易失性存储器单元关联。当每一单位的50％或更少的存储器单元将被编程时，编程电路使用编程电流对每一单位的存储器单元进行编程，并且当每一单位的多于50％的存储器单元将被编程时，编程电路使用编程电流对每一单位的存储器单元的逆以及与每一单位关联的指示器存储器单元进行编程。

【技术实现步骤摘要】
【国外来华专利技术】非易失性存储器装置及对此装置编程的方法
本专利技术涉及非易失性存储器装置及对这样一个非易失性存储器装置编程的方法。
技术介绍
具有用于在其存储电荷的浮栅或捕捉电荷层的非易失性存储器单元在现有技术中是众所周知的。参照图1，示出现有技术的非易失性存储器单元10(分裂栅源侧注入热电子编程单元)的横截面视图。存储器单元10包括第一导电类型(诸如P型)的单晶衬底12。在衬底12的表面或附近为第二导电类型(诸如N型)的第一区域14。同样为第二导电类型的第二区域16与第一区域14间隔开。在第一区域14和第二区域16之间为沟道区18。由多晶硅制成的字线20定位于沟道区18的第一部分之上。字线20通过诸如(二)氧化硅的绝缘层22与沟道区18间隔开。与字线20直接相邻并且间隔开的是浮栅24，浮栅24也由多晶硅制成，并且位于沟道区18的另一部分之上。浮栅24通过另一绝缘层30与沟道区18分离，另一绝缘层30典型地也由(二)氧化硅制成。也由多晶硅制成的耦合栅26位于浮栅24之上并且通过另一绝缘层32与浮栅24绝缘。也由多晶硅制成的擦除栅28在浮栅24的另一侧之上并且与浮栅24间隔开。擦除栅28位于第二区域16之上并且与第二区域16绝缘。擦除栅28与耦合栅26邻近并间隔开。擦除栅28能够具有在浮栅24上面的细小突出物。在存储器单元10的操作中，在浮栅24上存储的电荷控制第一区域14和第二区域16之间的电流的流动。在浮栅24其上带负电荷的场合，存储器单元被编程。在浮栅24其上带正电荷的场合，存储器单元被擦除。存储器单元10在美国专利7,868,375中完全公开，通过引用将其公开全部结合于此。存储器单元10按如下方式操作。在擦除操作期间，当电子从浮栅24移除时，高正电压(例如8-11V)被施加到擦除栅28。负电压(例如-6至-8V)或地电压能够被施加到耦合栅26和/或字线20。电子通过Fowler-Nordheim隧道效应经由浮栅24和擦除栅28之间的绝缘层从浮栅24转移到擦除栅28。特别地，浮栅24可以形成具有面向擦除栅28的锋利尖端，从而促进电子的所述隧道效应。在擦除操作期间，高正电压从电荷泵52(图2中示出)来提供。典型地，由于擦除操作仅涉及电子从浮栅24中移除，电荷泵52不需要提供大电流(典型地在毫微安范围中)。其后，存储器单元10能够被编程。在编程操作期间，当电子通过热电子注入而注入到浮栅24，其中在浮栅24之下的沟道18的部分反相，采用脉冲形式的第一正电压(例如1V至2V)施加到字线20，导致在字线20之下的沟道区域18的部分变得导电。第二正电压(例如8V至10V)，也以脉冲的形式，施加到耦合栅26，以利用耦合栅26和浮栅24之间的高耦合比率来使耦合到浮栅24的电压最大化。第三正电压(例如3V至6V)，也以脉冲的形式，施加到擦除栅28，以利用擦除栅28和浮动栅24之间的耦合比率来使耦合到浮栅24的电压最大化。高电压差(例如4V至7V)，也以脉冲的形式，施加在第一区域14和第二区域16之间，以提供沟道18中热电子的生成。从而，在编程操作期间，必须从电荷泵52供应的电流(典型地以微安级)在第一区域14和第二区域16之间流动。在读操作期间，第一正电压(例如1V至3V)施加到字线20以导通字线20之下的沟道区域18的部分。第二正电压(例如0V至4V)施加到耦合栅26。第三电压(例如0V至3V)施加到擦除栅28。电压差(例如0.5V至2V)施加到第一区域14和第二区域16。如果浮栅24被编程，即浮栅24存储电子，那么施加到耦合栅26的第二正电压和施加到擦除栅28的第三电压不能够克服存储在浮栅24上的负电子并且在浮栅24之下的沟道区域18的部分保持不导电。从而，没有电流或可忽略的小量电流会在第一区域14和第二区域16间流动。然而，如果浮栅24没有被编程，即浮栅24保持不带电或带正电，那么施加到耦合栅26的第二正电压和施加到擦除栅28的第三电压能够导致在浮栅24之下的沟道区域18的部分变得导电。从而，电流会在第一区域14和第二区域16间流动。众所周知，存储器单元10典型地在半导体晶圆上以阵列来形成，阵列具有存储器单元10的多个行和列。参考图2，其中示出具有存储器单元10的阵列60的、现有技术的存储器装置50的模块级示图。图3为图2中所示的阵列60的更详细的示图。阵列60包括多个子阵列62(a-d)，其中诸如存储器单元10的多个存储器单元成多行多列布置。行解码器64(又叫做xdec，也即字线解码器)与横越子阵列62a、62b、62c和62d的存储器单元10的每行关联。读出放大器70a和70b与每一子阵列(例如子阵列62a)中的存储器单元10的列关联。列(位线)解码器(ymux，未示出)用于选择(复用，解码)存储器单元的列到读出放大器。信号从读出放大器70提供给输出寄存器72。在图3所示的实施例中，每一子阵列62被复用(即由ymux解码，未示出)为两个字，每一字具有16位。在一个实施例中，在子阵列阵列62中，每一行具有2048个存储器单元，第一批1024个单元被复用为第一字(将要被编程)并且第二批1024个单元被复用为第二字(将要被编程)。在擦除期间，存储器单元的单位(诸如许多字节(每字节8位))的块或组立刻被擦除。擦除操作将多个位设置为“FF”(十六进制)或“11111111”的状态。在编程期间，所选的字节的位通过将电子注入浮栅上而被编程为“0”的逻辑状态。然而，电荷泵52必须能够提供编程电流就好像字节的所有位将被编程。从而，电荷泵52必须被设计具有提供编程电流的能力，就好像字节的所有位将被编程为“00”(十六进制)或“00000000”的状态。而且，为增强性能，许多字节被同时编程。这为电荷泵52提供大的编程电流增加了更多负荷。由于能够提供大电流的电荷泵52需要硅小片上的大量不动结构，较大电荷泵52占据更多硅不动结构。从而，本专利技术的一个目的是减少电荷泵52的尺寸。最后，校验位在现有技术中众所周知。校验位是与多个位(诸如一个字节)关联的位，其中校验位被编程至一种表示对存储在字节中的数据进行错误检验的状态。然而，校验位典型地已与易失性存储器单元一起使用，并且已仅用于错误校正。
技术实现思路
本专利技术为具有用于提供编程电流的电荷泵的非易失性存储器装置。存储器装置具有非易失性存储器单元的阵列，其中每一存储器单元由编程电流来编程。非易失性存储器单元的阵列被划分为多个单位，每一单位包括多个存储器单元。指示器存储器单元与每一单位的非易失性存储器单元关联。当每一单位的某一比例或更少的存储器单元将被编程时，编程电路使用编程电流对每一单位的存储器单元进行编程，并且当多于该每一单位的某一比例的存储器单元将被编程时，编程电路使用编程电流对每一单位的存储器单元的逆以及与每一单位关联的指示器存储器单元进行编程。本专利技术也为对依赖于电荷泵在编程操作期间提供编程电流的非易失性存储器装置进行编程的方法。附图说明图1是具有用于在其上存储电荷的浮栅的、现有技术的非易失性存储器单元的横截面视图，本专利技术的编程方法对该非易失性存储器单元适用并且该非易失性存储器单元能够用于本专利技术的存储器装置中。图2是现有技术的非易失性存储器装置的模块级示图，该装置包括电荷泵，其提供编程电流以供本文档来自技高网...

【技术保护点】
一种非易失性存储器装置，包括：电荷泵，用于提供编程电流；非易失性存储器单元的阵列，其中每一存储器单元以所述编程电流编程；所述非易失性存储器单元的阵列被划分为多个单位，其中每一单位包括多个存储器单元；指示器存储器单元，其与每一单位的非易失性存储器单元关联；以及编程电路，用于当每一单位的某一比例或更少的所述存储器单元将被编程时，使用所述编程电流对每一单位的所述存储器单元进行编程，并且用于当多于每一单位的所述某一比例的存储器单元将被编程时，使用所述编程电流对每一单位的所述存储器单元的逆以及与每一单位关联的所述指示器存储器单元进行编程。

【技术特征摘要】
【国外来华专利技术】2011.12.08 US 13/315,2131.一种非易失性存储器装置，包括：电荷泵，用于提供编程电流；非易失性存储器单元的阵列，其中每一存储器单元以所述编程电流编程；所述非易失性存储器单元的阵列被划分为多个单位，其中每一单位包括多个存储器单元；指示器存储器单元，其与每一单位的非易失性存储器单元关联；计数器电路，用于对被编程的每个单位的存储器单元的数量进行计数，所述计数器电路包含包括时钟脉冲发生器的数字'0'比特检测器，所述'0'比特检测器被配置为顺序检验关于'0'比特的被编程比特；以及编程电路，用于当每一单位的某一比例或更少的所述存储器单元将被编程时，使用所述编程电流对每一单位的所述存储器单元进行编程，并且用于当多于每一单位的所述某一比例的存储器单元将被编程时，使用所述编程电流对每一单位的所述存储器单元的逆以及与每一单位关联的所述指示器存储器单元进行编程。2.根据权利要求1所述的存储器装置，还包括：多个读出放大器，一个读出放大器连接至某一单位的各个非易失性存储器单元用于感测所述非易失性存储器单元的状态；指示器读出放大器，其连接至所述指示器存储器单元用于感测与被感测的所述单位关联的所示指示器存储器单元的状态；逻辑电路，用于在所述指示器读出放大器感测到所述指示器存储器单元的状态处于一个状态的情况下输出所述多个读出放大器的状态；以及用于在所述指示器读出放大器感测到所述指示器存储器单元的状态处于另一状态的情况下输出所述多个读出放大器的反状态。3.根据权利要求1所述的存储器装置，其中所述非易失性存储器单元的阵列成多行多列布置，其中指示器存储器单元的阵列在行方向上与所述非易失性存储器单元的阵列相邻设置，其中一个指示器存储器单元与相同行上的多个存储器单元关联。4.根据权利要求1所述的存储器装置，其中所述非易失性存储器单元的阵列成多行多列布置，其中指示器存储器单元的阵列在列方向上与所述非易失性存储器单元的阵列相邻设置，其中一个指示器存储器单元与相同列上的多个存储器单元关联。5.根据权利要求1所述的存储器装置，其中所述存储器单元的每个包括：第一导电类型的半导体衬底，其具有平坦表面；在所述平坦表面上的第二导电类型的第一区域；在所述平坦表面上的所述第二导电类型的第二区域，其与所述第一区域间隔开，其中沟道区域位于所述第一区域与所述第二区域之间；浮栅，与所述沟道区域的第一部分间隔开；字线，在所述浮栅一侧与其相邻，与所述浮栅绝缘，并且与所述沟道区域的第二部分间隔开；擦除栅，在所述浮栅另一侧与其相邻，与所述浮栅绝缘，并且与所述第二区域间隔开；以及耦合栅，位于所述浮栅之上，与所述浮栅间隔开，并且位于字线和所述擦除栅之间并且与其绝缘。6.根据权利要求1所述的存储器装置，其中所述某一比例为百分之五十。7.根据权利要求1所述的存储器装置，还包括数字式‘0’位检测器。8.根据权利要求7所述的存储器装置，其中所述数字式...

【专利技术属性】
技术研发人员：HV特兰，HQ阮，A利，T吴，
申请(专利权)人：硅存储技术公司，
类型：发明
国别省市：美国;US