一种低写功耗的两端口静态随机存储器制造技术

本实用新型专利技术提供一种低写功耗的两端口静态随机存储器，写预判比较器将前一周期写数据与当前写数据进行比较，如果不同，则将写位线均衡信号置为有效，否则无效；当出现连续的写“0”或写“1”操作时，由于位线上保持的数据与需要写入的数据相同，写预判比较器将写位线均衡信号置为无效，因此位线不发生反转；当连续两次写的数据不同时，写预判比较器置写位线均衡信号有效，写位线和写位线反上的电荷重新分配，写位线和写位线反被均衡至中间电平，然后写位线均衡信号无效，写使能有效，写驱动器将位线和位线反驱动至新的电平。本实用新型专利技术与传统的基于写位线均衡技术的两端口静态随机存储器相比，在写数据翻转率为50%时，写位线翻转功耗降低50%。（*该技术在2024年保护过期，可自由使用*）

【技术实现步骤摘要】
—种低写功耗的两端口静态随机存储器【
】本技术涉及静态随机存储器领域，特别涉及一种低写功耗的两端口静态随机存储器。【
技术介绍
】根据国际半导体技术蓝图(ITRS)预测，静态随机存储器的面积将越来越大，到2015年，将占到整个片上系统(SOC)面积的94%以上。因此，静态随机存储器的功耗，将直接影响到整个SOC的功耗。请参阅图1所示，图1为采用写位线均衡技术的两端口静态随机存储器数据通路。该典型数据通路包括位线预充电与均衡电路，存储单元，和写驱动器。预充电与均衡电路由PMOS晶体管105构成。存储单元由一对交叉耦合的反相器101、104以及NMOS传输管102，103构成。写驱动器由反相器110和三态反相器108、109组成。在两端口静态随机存储器的写操作时，写位线均衡信号(EQ_N) 118有效，写位线均衡器PMOS晶体管105打开，对写位线(WBL) 112和写位线反(WBLB) 113进行均衡，存储在写位线电容(CWBL) 106和写位线反电容(CWBLB) 107进行重新分配，从而将写位线(WBL)112和写位线反(WBLB) 113均衡至中间电平。当均衡操作完成时，本文档来自技高网...

【技术保护点】
一种低写功耗的两端口静态随机存储器，其特征在于，包括译码器、存储阵列、控制电路与预译码器、位线均衡器、静态写驱动器和写预判比较器；译码器通过多条字线（WL）连接存储阵列，译码器还通过多条预译码器输出（PRE_DEC）连接控制电路与预译码器；存储阵列通过多条写位线（WBL）连接位线均衡器、静态写驱动器和写预判比较器；控制电路与预译码器通过本地时钟（LCLK）和写使能（WEN_INT）连接位线均衡器、静态写驱动器和写预判比较器。

【技术特征摘要】
1.一种低写功耗的两端口静态随机存储器，其特征在于，包括译码器、存储阵列、控制电路与预译码器、位线均衡器、静态写驱动器和写预判比较器； 译码器通过多条字线(WL)连接存储阵列，译码器还通过多条预译码器输出(PRE_DEC)连接控制电路与预译码器； 存储阵列通过多条写位线(WBL)连接位线均衡器、静态写驱动器和写预判比较器；控制电路与预译码器通过本地时钟(LCLK)和写使能(WEN_INT)连接位线均衡器、静态写驱动器和写预判比较器。2.根据权利要求1所述的一种低写功耗的两端口静态随机存储器，其特征在于，写位线均衡器、静态写驱动器和写预判比较器包括反相器链和与非门(304)组成的脉冲产生电路、或门(305)、第一锁存器(306)、异或门(307)、D触发器(308)、第二锁存器(309)、反相器(310)、第一三态反相器(311)、第二三态反相器(312)、写位线电容(C.)、写位线反电容(Cwblb)和 PMOS 晶体管(315)； 本地时钟(LCLK)连接与非门(304)的第二输入端和反相器链的输入端，写使能(WEN_INT)连接与非门(304)的第一输入端，反相器链的输出端连接与非门(...

【专利技术属性】
技术研发人员：熊保玉，拜福君，
申请(专利权)人：西安华芯半导体有限公司，
类型：新型
国别省市：陕西;61