SRAM以及用于操作SRAM单元的方法技术

本发明专利技术公开了用于操作SRAM单元的方法和包括静态随机存储器(SRAM)阵列的电路。SRAM单元位于SRAM阵列中，并且包括p阱区、位于p阱区的相对侧的第一n阱区和第二n阱区以及第一和第二传输门FinFET。第一传输门FinFET和第二传输门FinFET是p型FinFET。CVss线位于p阱区上方，CVss线平行于p阱区和第一n阱区之间的界面。位线和位线条位于CVss线的相对侧。CVdd线横跨SRAM单元。CVss控制电路连接至CVss线。CVss控制电路被配置为将第一CVss电压和第二CVss电压提供给CVss线，其中，第一CVss电压和第二CVss电压互不相同。

【技术实现步骤摘要】
【专利摘要】本专利技术公开了用于操作SRAM单元的方法和包括静态随机存储器(SRAM)阵列的电路。SRAM单元位于SRAM阵列中，并且包括p阱区、位于p阱区的相对侧的第一n阱区和第二n阱区以及第一和第二传输门FinFET。第一传输门FinFET和第二传输门FinFET是p型FinFET。CVss线位于p阱区上方，CVss线平行于p阱区和第一n阱区之间的界面。位线和位线条位于CVss线的相对侧。CVdd线横跨SRAM单元。CVss控制电路连接至CVss线。CVss控制电路被配置为将第一CVss电压和第二CVss电压提供给CVss线，其中，第一CVss电压和第二CVss电压互不相同。【专利说明】用于操作SRAM单元的方法本申请是2012 年 11 月 30 日提交的标题为“SRAM Cell Comprising FinFETs^共同转让的美国专利申请第13/691,373号的部分继续申请，其内容结合于此作为参考。
本专利技术总的来说涉及集成电路，更具体地，涉及用于操作SRAM单元的方法。
技术介绍
通常在集成电路中使用静态随机存储器(SRAM)。SRAM单元具有在不需要刷新的情况下保存数据的优点。随着对集成电路速度的要求越来越高，SRAM单元的读取速度和写入速度也变得更加重要。此外，分别需要足够的读裕度和写裕度来实现可靠的读写操作。然而，随着已经非常小的SRAM单元的持续缩小，这些要求变得越来越苛刻。
技术实现思路
根据本专利技术的一个方面，提供了一种电路，包括:静态随机存储器(SRAM)阵列；SRAM单元，位于SRAM阵列中，SRAM单元包括:p阱区、位于P阱区的相对侧的第一 η阱区和第二 η阱区以及第一传输门FinFET和第二传输门FinFET，第一传输门FinFET和第二传输门FinFET是ρ型FinFET ；CVss线，位于ρ阱区上方，CVss线平行于ρ阱区和第一 η阱区之间的界面；位线和位线条，位于CVss线的相对侧；CVdd线，横跨SRAM单元；以及CVss控制电路，连接至CV ss线，CVss控制电路被配置为将第一 CVss电压和第二 CVss电压提供给CVss线,第一 CVss电压和第二 CVss电压互不相同。优选地，CVss线和ρ阱区相互电去耦，并且被配置为具有不同的电压。优选地，SRAM单元进一步包括:第一上拉鳍式场效应晶体管(FinFET)和第二上拉FinFET,分别位于第一 η讲区和第二 η讲区中；以及第一下拉FinFET和第二下拉FinFET,位于P阱区中。优选地，该电路进一步包括:多条CVss线，每一条均连接至SRAM阵列中的一列；以及多个CVss控制电路，每一个均耦合至多条CVss线中的一条，多个CVss控制电路的每一个均被配置为向多条CVss线中的对应一条提供至少两个不同的电压。优选地，该电路进一步包括连接至CVdd线的CVdd控制电路，CVdd控制电路被配置为将第一 CVdd电压和第二 CVdd电压提供给CVdd线，第一 CVdd电压和第二 CVdd电压互不相同。优选地，SRAM阵列的所有列共用CVdd控制电路。优选地，该电路进一步包括连接至位线和位线条的位线电压控制电路，位线电压控制电路被配置为提供与电源电压Vdd和Vss不同的位线电压。根据本专利技术的另一方面，提供了一种电路，包括:静态随机存储器(SRAM)阵列，包括多行和多列SRAM单元，每个SRAM单元均包括:p阱区、位于ρ阱区的相对侧的第一 η阱区和第二 η阱区以及第一传输门FinFET和第二传输门FinFET，第一传输门FinFET和第二传输门FinFET是ρ型FinFET ；CVss线，位于ρ阱区上方；位线和位线条，位于CVss线的相对侧；CVdd线，横跨SRAM单元；以及CVdd控制电路，连接至CVdd线，CVdd控制电路被配置为将第一 CVdd电压和第二 CVdd电压提供给CVdd线，第一 CVdd电压和第二 CVdd电压互不相同。优选地，该电路进一步包括耦合至CVdd控制电路的使能控制电路，使能控制电路被配置为响应于SRAM阵列的不同操作模式而生成不同的使能控制信号。优选地，CVdd控制电路连接至SRAM阵列的所有列并且被配置为向SRAM阵列的所有列提供电压。优选地，CVdd控制电路被配置为在SRAM阵列的待机模式期间提供减小的电压，其中，减小的电压小于在SRAM阵列的非待机模式期间提供给CVdd线的电压。优选地，该电路进一步包括连接至位线和位线条的位线电压控制电路，位线电压控制电路被配置为提供与提供给SRAM阵列的电源电压Vdd和Vss不同的位线电压。优选地，位线电压大于电源电压VdcL优选地，SRAM单元进一步包括:第一上拉鳍式场效应晶体管(FinFET)和第二上拉FinFET,分别位于第一 η讲区和第二 η讲区中；以及第一下拉FinFET和第二下拉FinFET,位于P阱区中。优选地，该电路进一步包括连接至CVss线的CVss控制电路，CVss控制电路被配置为将第一 CVss电压和第二 CVss电压提供给CVss线,第一 CVss电压和第二 CVss电压互不相同。根据本专利技术的又一方面，提供了一种方法，包括:通过将Vss电压提供给SRAM阵列的CVss线来对静态随机存储器(SRAM)阵列执行第一操作，其中，SRAM阵列包括多行和多列SRAM单元，每个SRAM单元包括:p阱区、位于ρ阱区的相对侧的第一 η阱区和第二 η阱区以及第一传输门FinFET和第二传输门FinFET，分别位于第一 η阱区和第二 η阱区中，第一传输门FinFET和第二传输门FinFET是ρ型FinFET ；以及通过将修正的Vss电压提供给CVss线来对SRAM阵列执行第二操作，Vss电压和修正的Vss电压互不相同。优选地，在第一操作和第二操作期间，ρ阱区的电压分别不同于Vss电压和修正的Vss电压。优选地，第一操作是读操作，而第二操作是写操作，其中，Vss电压小于修正的Vss电压。优选地，Vss电压比修正的Vss电压小约30mV以上。优选地，该方法进一步包括:在SRAM阵列的待机模式期间，将CVss线上的电压增加至大于Vss电压的第三电压。【专利附图】【附图说明】为了更完整地理解本实施例及它们的优点，现在结合附图作为参考进行以下描述，其中:图1和图2是根据示例性实施例的静态随机存储器(SRAM)单元的电路图；图3是鳍式场效应晶体管(FinFET)的立体图；图4示出了 SRAM单元的一些层的示意性截面图；图5至图8是根据各个实施例的一些示例性SRAM单元的布局；图9是根据示例性实施例的两端口 SRAM单元的电路图；图10示出了根据示例性实施例的图9中的两端口 SRAM单元的布局；图11至图14是根据各个实施例的SRAM单元的电源线和信号线的布局；图15至图18是根据各个实施例的SRAM单元的布局，其中组合了 FinFET、电源线和信号线的布局；图19是根据示例性实施例的双端口 SRAM单元的电路图；图20和图21示出了根据示例性实施例的双端口 SRAM单元的布局；图22和图23不出了根据一些不例性实施例的生成Vss电压和修正的Vss电压并将这些电压分配到SRAM阵列的电路；图24和图25示出了根据一些示例性实施例的生成Vdd本文档来自技高网...

【技术保护点】
一种电路，包括：静态随机存储器(SRAM)阵列；SRAM单元，位于所述SRAM阵列中，所述SRAM单元包括：p阱区；第一n阱区和第二n阱区，位于所述p阱区的相对侧；和第一传输门FinFET和第二传输门FinFET，所述第一传输门FinFET和所述第二传输门FinFET是p型FinFET；CVss线，位于所述p阱区上方，所述CVss线平行于所述p阱区和所述第一n阱区之间的界面；位线和位线条，位于所述CVss线的相对侧；CVdd线，横跨所述SRAM单元；以及CVss控制电路，连接至所述CVss线，所述CVss控制电路被配置为将第一CVss电压和第二CVss电压提供给所述CVss线，所述第一CVss电压和所述第二CVss电压互不相同。

【技术特征摘要】
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【专利技术属性】
技术研发人员：廖忠志，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71