PMOS器件漏电测量方法技术

一种PMOS器件漏电测量方法，包括：将形成有CMOS器件的晶圆放在测试托盘上，其中CMOS器件包括形成在同一衬底上的成对的PMOS器件和NMOS器件；而且，PMOS器件包括形成在衬底中的N阱中的P型漏极、P型源极以及N型体区接触区，NMOS器件包括形成在衬底中的P阱中的N型漏极、N型源极以及P型体区接触区；N阱与P阱通过隔离区电隔离；以及在对NMOS器件的接触区施加与N型体区接触区上的电压相同的电压的情况下对PMOS器件执行漏电测量。本发明专利技术提供了一种PMOS器件漏电测量方法，其能够在不改变现有CMOS器件的布局的状况下，解决测试中出现的PMOS关闭状态漏电偏大的情况，提升器件的利用效率，从而减少布局占用面积，达到降低成本的目的。

【技术实现步骤摘要】
PMOS器件漏电测量方法
本专利技术涉及CMOS半导体器件的WAT测试(waferacceptancetest，晶片可接受性测试)，更具体地说，本专利技术涉及一种PMOS器件漏电测量方法。
技术介绍
随着CMOS半导体器件工艺的发展以及按比例尺寸缩小，在设计时就要考虑系统待机的功耗，必然的就要求降低CMOS器件的关闭状态漏电。准确的量测数据是制程研发的根本。WAT(waferacceptancetest，晶片可接受性测试)指整个晶圆制作完成后，但还未封装之前，对切割道里的测试键(testkey)进行测试。WAT测试是半导体硅片在完成所有制程工艺后，针对硅片上的各种测试结构所进行的电性测试。通过对WAT数据的分析，可以发现半导体制程工艺中的问题，帮助制程工艺进行调整。然而在现有的WAT测试中，传统的方法是在漏极加上工作电压Vdd，源极、栅极和体区接地，去量测漏极电流。但是，如图1所示，实际上由于晶圆放在测试托盘(chuck)100上，测试托盘100由于机台的不完美，导致会有寄生的电荷存留。在测量过程中，该电荷就可能流向衬底，进而流向衬底10上的N阱20。此时，体区接触区60处测得的泄漏电流IB就会增大，导致测试数据不准。图2所示，即为长沟道器件的数据图，泄漏电流IB已经明显大于漏极电流ID。
技术实现思路
本专利技术所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种PMOS器件漏电测量方法，其能够在不改变现有CMOS器件的布局的状况下，解决WAT测试中出现的PMOS关闭状态漏电偏大的情况，提升器件的利用效率，从而减少布局占用面积，达到降低成本的目的。为了实现上述技术目的，根据本专利技术，提供了一种PMOS器件漏电测量方法，其包括：将形成有CMOS器件的晶圆放在测试托盘上，其中CMOS器件包括形成在同一衬底上的成对的PMOS器件和NMOS器件；而且，PMOS器件包括形成在衬底中的N阱中的P型漏极、P型源极以及N型体区接触区，NMOS器件包括形成在衬底中的P阱中的N型漏极、N型源极以及P型体区接触区；N阱与P阱通过隔离区电隔离；以及在对NMOS器件的接触区施加与N型体区接触区上的电压相同的电压的情况下对PMOS器件执行漏电测量。优选地，与N型体区接触区上的电压相同的电压是0V电压。优选地，对PMOS器件执行漏电测量包括：测量PMOS器件的体区接触区处的泄漏电流、PMOS器件的漏极处的电流、PMOS器件的栅极处的电流、以及PMOS器件的源极处的电流，并且确定这些电流之间的关系。本专利技术利用CMOS器件中NMOS器件体区端与衬底的导通性，增加一个0V电压在NMOS的体区端，这样，衬底就有了一个0V电压，和PMOS器件的N阱之间的0电压差可以保证寄生电荷不会影响IB的漏电量测。由此，本专利技术提供了一种PMOS器件漏电测量方法，其能够在不改变现有CMOS器件的布局的状况下，解决WAT测试中出现的PMOS关闭状态漏电偏大的情况，提升器件的利用效率，从而减少布局占用面积，达到降低成本的目的。附图说明结合附图，并通过参考下面的详细描述，将会更容易地对本专利技术有更完整的理解并且更容易地理解其伴随的优点和特征，其中：图1示意性地示出了根据现有技术的PMOS器件漏电测量结构。图2示意性地示出了根据现有技术的PMOS器件漏电测量结果。图3示意性地示出了根据本专利技术优选实施例的PMOS器件漏电测量结构。图4示意性地示出了根据本专利技术优选实施例的PMOS器件漏电测量结果。需要说明的是，附图用于说明本专利技术，而非限制本专利技术。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。具体实施方式为了使本专利技术的内容更加清楚和易懂，下面结合具体实施例和附图对本专利技术的内容进行详细描述。图3示意性地示出了根据本专利技术优选实施例的PMOS器件漏电测量结构。如图3所示，根据本专利技术优选实施例的PMOS器件漏电测量方法包括：将形成有CMOS器件的晶圆放在测试托盘100上，其中CMOS器件包括形成在同一衬底10上的成对的PMOS器件和NMOS器件；而且，PMOS器件包括形成在衬底10中的N阱20中的P型漏极40、P型源极50以及N型体区接触区60，PMOS器件还包括形成在衬底10上的栅极70；NMOS器件包括形成在衬底10中的P阱21中的N型漏极41、N型源极51以及P型体区接触区61，NMOS器件还包括形成在衬底10上的栅极71；N阱20与P阱21通过隔离区30电隔离；在对NMOS器件的接触区61施加与N型体区接触区上的电压相同的电压(优选地，0V电压)的情况下对PMOS器件执行漏电测量。此时，可以采用现有技术的任意合适的PMOS器件漏电测量方式进行后续测量。例如，对PMOS器件执行漏电测量可以包括：在测试条件下测量PMOS器件的体区接触区60处的泄漏电流、PMOS器件的漏极40处的电流、PMOS器件的栅极70处的电流、以及PMOS器件的源极50处的电流，并且确定这些电流之间的关系。通过这么做，排除了机台寄生电荷带来的干扰，而且不增加成本，利用现有的CMOS布局。该方法技术上实施比较简单。仅仅多使用测试机台的一个仿真输入，不增加测试时间。测试结果显示，如图4所示，体区接触区60处测得的泄漏电流IB值较原来的偏大的值，已经有了显著的改善，接近理想的测量值；即近似有ID＝IG+IB+IS，其中ID指的是在漏极测得的电流，IG指的是在栅极测得的电流，IS指的是在源极测得的电流。由此，本专利技术利用CMOS器件中NMOS器件体区端与衬底的导通性，如图3所示，增加一个0V电压在NMOS的体区端，这样，衬底就有了一个0V电压，和PMOS器件的N阱20之间的0电压差可以保证寄生电荷不会影响IB的漏电量测(此时，电荷会流向NMOS的体区端)。由此，本专利技术提供了一种PMOS器件漏电测量方法，其能够在不改变现有CMOS器件的布局的状况下，解决WAT测试中出现的PMOS关闭状态漏电偏大的情况，提升器件的利用效率，从而减少布局占用面积，达到降低成本的目的。此外，需要说明的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。可以理解的是，虽然本专利技术已以较佳实施例披露如上，然而上述实施例并非用以限定本专利技术。对于任何熟悉本领域的技术人员而言，在不脱离本专利技术技术方案范围情况下，都可利用上述揭示的
技术实现思路
对本专利技术技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本专利技术技术方案的内容，依据本专利技术的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本专利技术技术方案保护的范围内。本文档来自技高网...

【技术保护点】
一种PMOS器件漏电测量方法，其特征在于包括：将形成有CMOS器件的晶圆放在测试托盘上，其中CMOS器件包括形成在同一衬底上的成对的PMOS器件和NMOS器件；而且，PMOS器件包括形成在衬底中的N阱中的P型漏极、P型源极以及N型体区接触区，NMOS器件包括形成在衬底中的P阱中的N型漏极、N型源极以及P型体区接触区；N阱与P阱通过隔离区电隔离；以及在对NMOS器件的接触区施加与N型体区接触区上的电压相同的电压的情况下对PMOS器件执行漏电测量。

【技术特征摘要】
1.一种PMOS器件漏电测量方法，其特征在于包括：将形成有CMOS器件的晶圆放在测试托盘上，其中CMOS器件包括形成在同一衬底上的成对的PMOS器件和NMOS器件；而且，PMOS器件包括形成在衬底中的N阱中的P型漏极、P型源极以及N型体区接触区，NMOS器件包括形成在衬底中的P阱中的N型漏极、N型源极以及P型体区接触区；N阱与P阱通过隔离区电隔离；以及在对NMOS器件的接触区施加与N型体区接触区上的电压相...

【专利技术属性】
技术研发人员：杜宏亮，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：上海;31