浮栅的制备方法技术

本发明专利技术公开了一种浮栅的制备方法。该方法包括：S1，在半导体衬底上形成浅沟槽隔离结构，浅沟槽隔离结构的上表面高出于半导体衬底上表面第一高度H1；S2，通过离子注入在半导体衬底上形成有源区；S3，在半导体衬底上形成隧道氧化物层；S4，在隧道氧化物层上沉积浮栅材料层；S5，平坦化浮栅材料层露出浅沟槽隔离结构的上表面；以及S6，刻蚀去除部分浅沟槽隔离结构，形成浮栅；步骤S6包括：采用湿法刻蚀去除第二高度H2的浅沟槽隔离结构，使得浮栅与后续形成的控制栅之间耦合率较高；然后采用干法刻蚀去除第三高度H3的浅沟槽隔离结构，形成浮栅。应用本发明专利技术的技术方案，使浮栅与后续形成的控制栅之间的耦合率较高，且避免了有源区与控制栅之间短路的风险。

【技术实现步骤摘要】
【专利摘要】本专利技术公开了一种。该方法包括：S1，在半导体衬底上形成浅沟槽隔离结构，浅沟槽隔离结构的上表面高出于半导体衬底上表面第一高度H1；S2，通过离子注入在半导体衬底上形成有源区；S3，在半导体衬底上形成隧道氧化物层；S4，在隧道氧化物层上沉积浮栅材料层；S5，平坦化浮栅材料层露出浅沟槽隔离结构的上表面；以及S6，刻蚀去除部分浅沟槽隔离结构，形成浮栅；步骤S6包括：采用湿法刻蚀去除第二高度H2的浅沟槽隔离结构，使得浮栅与后续形成的控制栅之间耦合率较高；然后采用干法刻蚀去除第三高度H3的浅沟槽隔离结构，形成浮栅。应用本专利技术的技术方案，使浮栅与后续形成的控制栅之间的耦合率较高，且避免了有源区与控制栅之间短路的风险。【专利说明】
本专利技术涉及集成电路器件制造
，具体而言，涉及一种。
技术介绍
近年来，高密度闪存在许多领域上的应用已受到很大的关注，因为存储单元尺寸的缩小可大幅减低制造成本。目前，集成电路器件的浮栅形成有多种方法。其中，一种典型的浮栅制备方法如下:1)在提供半导体衬底，例如硅晶片、硅绝缘体或外延硅片；2)使用高密度等离子体工艺沉积垫氧化硅层和氮化硅层，刻蚀形成沟槽区；填充沟槽区并在氮化硅层表面之上；3)使用化学机械抛光工艺平坦化通过高密度等离子体工艺沉积的氧化硅层，形成沟槽区隔离结构并暴露氮化硅层；4)通过湿法刻蚀工艺选择性地去除氮化硅层，形成从沟槽区底部延伸到垫氧化物层以上的浅沟槽隔离结构；5)去除垫氧化物层和沟槽区中的通过高密度等离子体工艺沉积的氧化硅层的一部分；6)使用光阻材料作为掩膜，通过离子注入形成半导体衬底中的源漏极和沟道区；7)形成隧道氧化物；8)沉积多晶硅材料；9)沉积盖氧化物材料；10)平坦化多晶硅材料，露出浅沟槽隔离结构的顶部；11)使用HF浸溃工艺去除沟槽区中的通过高密度等 离子体工艺沉积的氧化硅层的一部分，形成浮栅。在上述步骤11)中去除沟槽区中的通过高密度等离子体工艺沉积的氧化硅层的一部分通常采用的是湿法蚀刻，这是因为湿法蚀刻是各向同性的蚀刻，之后形成的ONO层(氧化硅-氮化硅-氧化硅层)包裹浮栅的面积较大，使浮栅与后续形成的控制栅之间的耦合率较高。但是其存在如下技术问题:1)如果湿法蚀刻的过程没有控制好，就会直接刻蚀到有源区，造成有源区与后续形成的控制栅之间短路；2)湿法蚀刻后，浮栅与浮栅之间的耦合效应较大，影响半导体器件性能。但是如果采用干法蚀刻(各向异性蚀刻)，虽然不存在有源区与后续形成的控制栅之间短路的风险，但是浮栅与浮栅之间的耦合效应会增大并且浮栅与后续形成的控制栅之间的耦合率也较小；而且值得注意的还有干法蚀刻会使得ONO层的电性厚度降低。所以目前亟待解决上述步骤11)中刻蚀存在的上述技术问题。
技术实现思路
本专利技术旨在提供一种，以解决现有技术中沟槽区中部分氧化硅层去除过程中存在的有源区与控制栅之间短路的风险或浮栅与后续形成的控制栅之间的耦合率较小的技术问题。为了实现上述目的，根据本专利技术的一个方面，提供了一种。该制备方法包括以下步骤:Si，在半导体衬底上形成浅沟槽隔离结构，且浅沟槽隔离结构的上表面高出于半导体衬底上表面第一高度Hl ;S2，通过离子注入在半导体衬底上形成有源区；S3，在半导体衬底上形成隧道氧化物层；S4，在隧道氧化物层上沉积形成浮栅材料层；S5，平坦化浮栅材料层露出浅沟槽隔离结构的上表面；以及S6，刻蚀去除部分浅沟槽隔离结构，形成浮栅；步骤S6包括:采用湿法刻蚀去除第二高度H2的浅沟槽隔离结构，使得浮栅与后续形成的控制栅之间耦合率较高；然后采用干法刻蚀去除第三高度H3的浅沟槽隔离结构，形成浮栅，其中，H2+H3 ( Hl。进一步地，第一高度Hl为600-700埃。进一步地，第二高度Η2为250~400埃。进一步地，步骤S6中的湿法刻蚀包括采用含有氢氟酸的蚀刻液进行蚀刻。进一步地，步骤S6中的干法刻蚀包括以四氟化碳作为前驱体进行蚀刻。进一步地，步骤SI包括:在半导体衬底上沉积形成垫氧化物层和氮化层；刻蚀形成沟槽区，并沉积形成氧化硅层填充沟槽区至氮化层之上；平坦化氧化硅层至氮化层；刻蚀去除氮化层和垫氧化层，得到浅沟槽隔离结构。进一步地，半导体衬底的材质为硅晶片、硅绝缘体或外延硅片。进一步地，氧化硅层通过高密度等离子体工艺沉积而成。进一步地，步骤S6之后进一步包括:在浮栅上形成介电层，介电层为氧化硅-氮化硅-氧化硅层。进一步地，介电层的厚度为140±3埃。 应用本专利技术的技术方案，在刻蚀去除部分浅沟槽隔离结构时，首先采用湿法刻蚀去除第一深度的浅沟槽隔离结构，然后采用干法刻蚀去除第二深度的所述浅沟槽隔离结构，形成浮栅。这样就同时克服单独用干法刻蚀或独用湿法刻蚀的缺点，还兼备了其两者的优点，这是因为首先采用湿法刻蚀，而湿法蚀刻是各向同性的蚀刻，使ONO层(氧化硅-氮化硅-氧化硅层)包裹浮栅的面积较大，从而使浮栅与后续形成的控制栅之间的耦合率较高；然后采用干法刻蚀，避免了有源区与控制栅之间短路的风险。【专利附图】【附图说明】构成本申请的一部分的说明书附图用来提供对本专利技术的进一步理解，本专利技术的示意性实施例及其说明用于解释本专利技术，并不构成对本专利技术的不当限定。在附图中:图1示出了根据本专利技术实施例的步骤SI到S5形成的半导体器件的结构示意图；图2示出了根据本专利技术实施例的湿法刻蚀后形成的半导体器件的结构示意图；以及图3示出了根据本专利技术实施例的干法刻蚀后形成的浮栅结构示意图。【具体实施方式】需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本专利技术。为了便于描述，在这里可以使用空间相对术语，如“在......之上”、“在......上方”、“上面的”等，用来描述如在图中所示的一个器件或特征与其他器件或特征的空间位置关系。应当理解的是，空间相对术语旨在包含除了器件在图中所描述的方位之外的在使用或操作中的不同方位。例如，如果附图中的器件被倒置，则描述为“在其他器件或构造上方”或“在其他器件或构造之上”的器件之后将被定位为“在其他器件或构造下方”或“在其他器件或构造之下”。因而，示例性术语“在......上方”可以包括“在......上方”和“在......下方”两种方位。该器件也可以其他不同方式定位(旋转90度或处于其他方位)，并且对这里所使用的空间相对描述符作出相应解释。现在，将参照附图更详细地描述根据本专利技术的示例性实施例。然而，这些示例性实施例可以由多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本专利技术的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员，在附图中，为了清楚起见，扩大了层和区域的厚度，并且使用相同的附图标记表示相同的器件，因而将省略对它们的描述。根据本专利技术一种典型的实施方式，提供一种。如图1至3所示，该方法包括以下步骤:S1，在半导体衬底10上形成浅沟槽隔离结构20，且浅沟槽隔离结构20的上表面高出于半导体衬底10上表面第一高度Hl ;S2，通过离子注入在半导体衬底10上形成有源区；S3，在半导体衬底10上形成隧道氧化物层30 ;S4，在隧道氧化物层30上沉积形成浮栅材料层；S5，平本文档来自技高网...

【技术保护点】
一种浮栅的制备方法，包括以下步骤：S1，在半导体衬底（10）上形成浅沟槽隔离结构（20），且所述浅沟槽隔离结构（20）的上表面高出于所述半导体衬底（10）上表面第一高度H1；S2，通过离子注入在所述半导体衬底（10）上形成有源区；S3，在所述半导体衬底（10）上形成隧道氧化物层（30）；S4，在所述隧道氧化物层（30）上沉积形成浮栅材料层；S5，平坦化所述浮栅材料层露出所述浅沟槽隔离结构（20）的上表面；以及S6，刻蚀去除部分所述浅沟槽隔离结构（20），形成所述浮栅（40）；其特征在于，所述步骤S6包括：采用湿法刻蚀去除第二高度H2的所述浅沟槽隔离结构（20），使得所述浮栅（40）与后续形成的控制栅之间耦合率较高；然后采用干法刻蚀去除第三高度H3的所述浅沟槽隔离结构（20），形成所述浮栅（40），其中，H2+H3≤H1。

【技术特征摘要】

【专利技术属性】
技术研发人员：贾硕，冯骏，魏征，
申请(专利权)人：北京兆易创新科技股份有限公司，
类型：发明
国别省市：北京;11