本发明专利技术的各个方面提出了一种带有自对准源极接触的基于高密度沟槽的功率MOSFET，以及这类器件的制备方法。源极接触与垫片自对准，垫片沿栅极盖的侧壁形成。另外，有源器件具有二阶栅极氧化物。其中栅极氧化物底部的厚度大于顶部的厚度。二阶栅极氧化物与自对准的源极接触相结合，从而制备的器件间距可以在深亚微米级别。
【技术实现步骤摘要】
【专利摘要】本专利技术的各个方面提出了一种带有自对准源极接触的基于高密度沟槽的功率MOSFET，以及这类器件的制备方法。源极接触与垫片自对准，垫片沿栅极盖的侧壁形成。另外，有源器件具有二阶栅极氧化物。其中栅极氧化物底部的厚度大于顶部的厚度。二阶栅极氧化物与自对准的源极接触相结合，从而制备的器件间距可以在深亚微米级别。【专利说明】用于负载开关和直流-直流器件的高密度MOSFET的器件结构及其制备方法专利
本专利技术涉及金属氧化物半导体场效应晶体管(M0SFET)，更确切地说是基于高密度沟槽的功率M0SFET。技术背景低压功率MOSFET通常用于负载开关器件。在负载开关器件中，要求降低器件的导通电阻(Rds)。确切地说，应该是器件的RdsA必须最小，其中RdsA就是器件的导通电阻与器件的有源区面积的乘积。另外，低压功率MOSFET常用于高频直流-直流器件。在这些应用中，通常要求器件的开关速度达到最大。优化开关速度最关键的三个因素为:l)RdsXQg;2)RdsXQtjss;以及3) Qgd/Qgs之比。首先，Rds和栅极电荷(Qg)的乘积可测试器件传导和开关的共同损耗。Qg为栅漏电荷(Qgd)和栅源电荷(Qgs)之和。在第二个参数中，输出电荷Qoss用于测量当器件接通或断开时，需要充电和放电的电容。最后，使Qgd/Qgs的比值最小，当器件断开时，可以减少由很大的dV/dt导致器件接通的可能性。如图1A所示，设计基于沟槽的MOSFET的目的之一是降低器件的RdsA。基于沟槽的MOSFET可以除去平面型MOSFET中原有的JFET结构。通过除去JFET，可以降低晶胞间距。然而，基本的基于沟槽的MOSFET在本体区中不具备任何电荷平衡，从而增大了 RdsA。而且，栅极氧化物比较薄，在沟槽下方产生很高的电场，致使击穿电压较低。为了承载电压，漂流区中的掺杂浓度必须很低，从而对于带有较薄栅极氧化物的结构来说，增大了 RdsA。另外，由于很难进一步减小栅极氧化物的厚度，所以随着晶胞间距持续减小，基于沟槽的MOSFET并非是一个理想的选择。人们一直试图利用各种方法,解决上述问题。图1B表示Baliga在美国专利号5，998，833中提出的第一种示例——屏蔽栅M0SFET。利用一个连接到源极电势的基于沟槽的屏蔽电极，代替较大的栅极电极，降低了 MOSFET的栅漏电容(Cgd)，在高频操作时，通过减少栅极放电和充电的电量，提高了开关速度。然而，由于源极电势通过屏蔽电极电容耦合到漏极，因此Baliga提出的MOSFET器件具有很高的输出电容。而且，为了承载闭锁电压，需要很厚的氧化物。最后，为了在同一个沟槽中，制备两个电气性分隔的多晶硅电极，需要进行复杂的工艺。当器件的间距缩至很深的亚微米级别时，制备的复杂性将进一步增大。最后，Temple在美国专利申请号4，941，026中提出的图1C所示的MOSFET设计图，具有有利于优化器件开关特性的某些特点。Temple提出的器件利用二阶栅极氧化物，在栅极顶部附近具有薄氧化层，在栅极底部具有厚氧化层，以便制成低通道电阻和低漂流电阻的器件。栅极顶部的薄氧化物可以在栅极和本体区之间提供良好的耦合，在薄氧化物附近的沟槽中，产生很强的反转以及低导通电阻。栅极底部较厚的栅极氧化物产生电荷平衡效果，使得漂流区的掺杂浓度增高。漂流区中较高的掺杂浓度降低了它的电阻。然而，由于图1C所示器件对本体接触区的失准误差高度敏感，并不能轻松地减小它的尺寸。例如，如果器件的间距尺寸降至深亚微米级别(例如0.5-0.6 μ m)，那么接触掩膜的失准就相当于栅极的失准，可能会对器件的性能造成很大的影响。为了形成到本体区良好的欧姆接触，在使用接触掩膜之后，重掺杂注入欧姆接触区，其中欧姆接触区用导电类型与本体区相同的掺杂物重掺杂。如果接触掩膜中的开口对准得太靠近栅极，也就是说不是准确地位于硅台面结构的中心，那么使用掺杂层注入，形成同本体产生欧姆接触的接触区之后，注入的重掺杂物终止在通道中。如果重掺杂欧姆接触区处于通道中，那么器件的阈值电压和导通电阻将受到影响。而且，如果接触掩膜对准得离栅极过远，那么双极结型晶体管(BJT)的接通将成为一个问题。因为如果接触离沟槽较远的话，本体区的长度及其电阻都会增大。随着本体区电阻的增大，施加在本体区的电压也会增大。本体区上较大的压降将更容地接通寄生BJT，对器件造成损坏。因此，为了制备深亚微米器件，优化后作为负载开关和高频直流-直流器件，必须使用将接触自对准到栅极的器件和方法，以避免上述不良效果。正是在这一前提下，提出了本专利技术的实施例。
技术实现思路
本专利技术提供了一种用于制备MOSFET器件的方法，其中，包括: a)在第一导电类型的半导体衬底顶面上方，制备一个硬掩膜，其中硬掩膜包括第一和第二绝缘层，其中第二绝缘层抵抗刻蚀第一绝缘层的第一次刻蚀工艺，第一绝缘层可以抵抗刻蚀第二绝缘层的第二次刻蚀工艺； b )通过硬掩膜中的开口，刻蚀半导体衬底，以便在半导体衬底中形成多个沟槽，其中沟槽包括沟槽顶部和沟槽底部； c)用第一厚度Tl的顶部绝缘层内衬沟槽顶部，用第二厚度T2的底部绝缘层内衬沟槽底部，其中T2大于Tl ； d)在沟槽中沉积导电材料，形成多个栅极电极； e)在栅极电极上方制备绝缘栅极盖至少达到硬掩膜第二绝缘层的水平处，其中绝缘栅极盖由可以被第一次刻蚀工艺刻蚀，同时抵抗第二次刻蚀工艺的材料制成； f )利用第一次刻蚀工艺，除去硬掩膜的第一绝缘层，保留与沟槽对准的绝缘栅极盖突出至硬掩膜第二绝缘层的水平上方； g)在衬底顶部，制备一个本体层，其中本体层为与第一导电类型相反的第二导电类型； h)在硬掩膜的第二绝缘层和绝缘栅极盖上方，制备一个绝缘垫片层； i )在绝缘垫片层上方，制备一个导电或半导体垫片层，并且各向异性地刻蚀导电或半导体垫片层和绝缘垫片层，保留沿着绝缘栅极盖侧壁的那部分导电或绝缘垫片层和绝缘垫片层，作为导电或半导体垫片和绝缘垫片；并且 j )利用导电或半导体垫片作为自对准掩膜，在半导体衬底中形成开口，用于源极接触。上述的方法，其中，制备多个沟槽包括穿过硬掩膜和衬底中的开口刻蚀，形成沟槽的顶部；沿沟槽顶部的侧壁和底面生长一个顶部绝缘层，并且沿侧壁在顶部绝缘层上制备垫片；将垫片作为掩膜，刻蚀沉积在沟槽顶部底面上的绝缘层，以及沟槽顶部下方的衬底，形成沟槽的底部；沿沟槽底部的侧壁和底面，生长底部绝缘层；并且除去垫片。上述的方法，其中，制备多个沟槽包括穿过硬掩膜和衬底中的开口刻蚀，形成沟槽的顶部和底部；沿沟槽顶部和底部的侧壁和底面生长底部绝缘层；用第一部分导电材料填充沟槽底部；从沟槽顶部除去底部绝缘层；沿沟槽顶部侧壁以及沿沟槽底部中导电材料的顶面，生长顶部绝缘层；利用第二部分导电材料在顶部绝缘层上沿侧壁形成垫片；并且从沟槽底部中导电材料的顶面上刻蚀掉顶部绝缘层。上述的方法，其中，还包括:在本体层下面制备一个子本体层，其中子本体层为第二导电类型，其掺杂浓度小于本体层的掺杂浓度。上述的方法，其中，形成本体层之前，通过第二导电类型的离子注入，形成子本体层。上述的方法，其中，子本体层延伸到沟槽顶部以下。上述的方法，其中，在衬底中制备多个沟槽还包括制备一个或多个栅极拾取沟槽，本文档来自技高网...
【技术保护点】
一种用于制备MOSFET器件的方法，其特征在于，包括：a）在第一导电类型的半导体衬底顶面上方，制备一个硬掩膜，其中硬掩膜包括第一和第二绝缘层，其中第二绝缘层抵抗刻蚀第一绝缘层的第一次刻蚀工艺，第一绝缘层可以抵抗刻蚀第二绝缘层的第二次刻蚀工艺；b）通过硬掩膜中的开口，刻蚀半导体衬底，以便在半导体衬底中形成多个沟槽，其中沟槽包括沟槽顶部和沟槽底部；c）用第一厚度T1的顶部绝缘层内衬沟槽顶部，用第二厚度T2的底部绝缘层内衬沟槽底部，其中T2大于T1；d）在沟槽中沉积导电材料，形成多个栅极电极；e）在栅极电极上方制备绝缘栅极盖至少达到硬掩膜第二绝缘层的水平处，其中绝缘栅极盖由可以被第一次刻蚀工艺刻蚀，同时抵抗第二次刻蚀工艺的材料制成；f）利用第一次刻蚀工艺，除去硬掩膜的第一绝缘层，保留与沟槽对准的绝缘栅极盖突出至硬掩膜第二绝缘层的水平上方；g）在衬底顶部，制备一个本体层，其中本体层为与第一导电类型相反的第二导电类型；h）在硬掩膜的第二绝缘层和绝缘栅极盖上方，制备一个绝缘垫片层；i）在绝缘垫片层上方，制备一个导电或半导体垫片层，并且各向异性地刻蚀导电或半导体垫片层和绝缘垫片层，保留沿着绝缘栅极盖侧壁的那部分导电或绝缘垫片层和绝缘垫片层，作为导电或半导体垫片和绝缘垫片；并且j）利用导电或半导体垫片作为自对准掩膜，在半导体衬底中形成开口，用于源极接触。...
【技术特征摘要】
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【专利技术属性】
技术研发人员：哈姆扎·耶尔马兹，马督儿·博德，常虹，李亦衡，丹尼尔·卡拉夫特，金钟五，雷燮光，陈军，
申请(专利权)人：万国半导体股份有限公司，
类型：发明
国别省市：美国;US
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