N型MOSFET的制造方法技术

公开了一种N型MOSFET的制造方法，所述方法包括：在半导体衬底上限定N型MOSFET的有源区；在半导体衬底的表面上形成界面氧化物层；在界面氧化物层上形成高K栅介质层；在高K栅介质层上形成金属栅层；在金属栅层中注入掺杂离子；在金属栅层上形成多晶硅层；将多晶硅层、金属栅层、高K栅介质层和界面氧化物层图案化为栅叠层；形成围绕栅叠层的栅极侧墙；以及形成源/漏区。利用源/漏退火时使得金属栅中的掺杂离子在界面处堆积和生成合适极性的电偶极子，分别实现对N型MOSFET的金属栅有效功函数的调节。

【技术实现步骤摘要】
【专利摘要】公开了一种N型MOSFET的制造方法，所述方法包括：在半导体衬底上限定N型MOSFET的有源区；在半导体衬底的表面上形成界面氧化物层；在界面氧化物层上形成高K栅介质层；在高K栅介质层上形成金属栅层；在金属栅层中注入掺杂离子；在金属栅层上形成多晶硅层；将多晶硅层、金属栅层、高K栅介质层和界面氧化物层图案化为栅叠层；形成围绕栅叠层的栅极侧墙；以及形成源/漏区。利用源/漏退火时使得金属栅中的掺杂离子在界面处堆积和生成合适极性的电偶极子，分别实现对N型MOSFET的金属栅有效功函数的调节。【专利说明】N型MOSFET的制造方法
本专利技术涉及半导体
，具体地涉及包括金属栅和高K栅介质层的N型MOSFET的制造方法。
技术介绍
随着半导体技术的发展，金属氧化物半导体场效应晶体管(MOSFET)的特征尺寸不断减小。MOSFET的尺寸缩小导致栅电流泄漏的严重问题。高K栅介质层的使用使得可以在保持等效氧化物厚度(EOT)不变的情形下增加栅介质的物理厚度，因而可以降低栅隧穿漏电流。然而，传统的多晶硅栅与高K栅介质层不兼容。金属栅与高K栅介质层一起使用不仅可以避免多晶硅栅的耗尽效应，减小栅电阻，还可以避免硼穿透，提高器件的可靠性。因此，金属栅和高K栅介质层的组合在MOSFET中得到了广泛的应用。金属栅和高K栅介质层的集成仍然面临许多挑战，如热稳定性问题、界面态问题。特别是由于费米钉扎效应，采用金属栅和高K栅介质层的MOSFET难以获得适当低的阈值电压。为了获得合适的阈值电压，N型MOSFET的有效功函数应当在Si的导带底附近(4.1eV左右)。对于N型M0SFET，期望选择合适的金属栅和高K栅介质层的组合以实现所需的阈值电压。然而，仅仅通过材料的选择获得如此低的有效功函数是困难的。
技术实现思路
本专利技术的目的是提供一种改进的制造N型MOSFET的方法，其中可以在制造过程调节半导体器件的有效功函数。根据本专利技术，提供一种N型MOSFET的制造方法，所述方法包括:在半导体衬底上限定N型MOSFET的有源区；在半导体衬底的表面上形成界面氧化物层；在界面氧化物层上形成高K栅介质层；在高K栅介质层上形成金属栅层；在金属栅层中注入掺杂离子；在金属栅层上形成多晶硅层；将多晶硅层、金属栅层、高K栅介质层和界面氧化物层图案化为栅叠层；形成围绕栅叠层的栅极侧墙；以及形成源/漏区，其中，在形成源/漏区的激活退火期间，使得金属栅层中的掺杂离子扩散并聚积在高K栅介质层与金属栅层之间的上界面和高K栅介质层与界面氧化物之间的下界面处，并且在高K栅介质层与界面氧化物之间的下界面处通过界面反应产生电偶极子。在该方法中，一方面，在高K栅介质层的上界面处聚积的掺杂离子改变了金属栅的性质，从而可以有利地调节相应的MOSFET的有效功函数。另一方面，在高K栅介质层的下界面处聚积的掺杂离子通过界面反应还形成合适极性的电偶极子，从而可以进一步有利地调节相应的MOSFET的有效功函数。该方法获得的半导体器件的性能表现出良好的稳定性和显著的调节金属栅的有效功函数的作用。【专利附图】【附图说明】为了更好的理解本专利技术，将根据以下附图对本专利技术进行详细描述:图1至7示意性地示出根据本专利技术的方法的一个实施例在制造N型MOSFET的各个阶段的半导体结构的截面图。【具体实施方式】以下将参照附图更详细地描述本专利技术。在下文的描述中，无论是否显示在不同实施例中，类似的部件采用相同或类似的附图标记表示。在各个附图中，为了清楚起见，附图中的各个部分没有按比例绘制。在下文中描述了本专利技术的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本专利技术。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本专利技术。除非在下文中特别指出，半导体器件中的各个部分可以由本领域的技术人员公知的材料构成，或者可以采用将来开发的具有类似功能的材料。在本申请中，术语“半导体结构”指在经历制造半导体器件的各个步骤后形成的半导体衬底和在半导体衬底上已经形成的所有层或区域。术语“源/漏区”指一个MOSFET的源区和漏区二者，并且采用相同的一个附图标记标示。术语“N型掺杂剂”是指用于N型MOSFET的可以减小有效功函数的掺杂剂。根据本专利技术的一个实施例，参照图1至7说明按照先栅工艺制造N型MOSFET的方法。在图1中所示的半导体结构已经完成了先栅工艺的一部分。在半导体衬底101 (例如，硅衬底)上包括由浅沟 槽隔离102限定的N型MOSFET的有源区。通过化学氧化或附加的热氧化，在半导体衬底101的暴露表面上形成界面氧化物层103(例如，氧化硅)。在一个实例中，通过在约600-900°C的温度下进行20-120s的快速热氧化形成界面氧化物层103。在另一个实例中，通过含臭氧(O3)的水溶液中进行化学氧化形成界面氧化物层103。优选地，在形成界面氧化物层103之前，对半导体衬底101的表面进行清洗。该清洗包括首先进行常规的清洗，然后浸入包括氢氟酸、异丙醇和水的混合溶液中，然后采用去离子水冲洗，最后甩干。在一个实例中，该混合溶液的成分为氢氟酸:异丙醇:水的体积比约为0.2-1.5%: 0.01-0.10%: 1，并且浸入时间约为1-10分钟。该清洗可以获得半导体衬底101的洁净的表面，抑制硅表面自然氧化物的生成和颗粒污染，从而有利于形成高质量的界面氧化物层103。然后，通过已知的沉积工艺，如ALD (原子层沉积)、CVD (化学气相沉积)、MOCVD (金属有机化学气相沉积)、PVD (物理气相沉积)、、溅射等，在半导体结构的表面上依次形成高K栅介质层104和金属栅层105，如图2所示。高K栅介质层104由介电常数大于SiO2的合适材料构成，例如可以是选自Zr02、ZrON, ZrSiON, HfZrO, HfZrON, HfON, HfO2^HfAlO, HfAlON, HfSiO, HfSiON, HfLaO, HfLaON 及其任意组合的一种。金属栅层105由可以用于形成金属栅的合适材料构成,例如可以是选自TiN、TaN、MoN、WN、TaC和TaCN的一种。在一个实例中，高K栅介质层104例如是厚度约1.5-5nm的HfO2层，金属栅层105例如是厚度约2_30nm的TiN层。优选地，在形成高K栅介质层104和形成金属栅层105之间还可以包括高K栅介质层沉积后退火(post deposition annealing),以改善高K栅介质层的质量,这有利于随后形成的金属栅层105获得均匀的厚度。在一个实例中，通过在500-1000°C的温度进行5-100s的快速热退火作为沉积后退火。然后，在在N型MOSFET的有源区的金属栅层105中注入N型掺杂剂，如图3所示。用于金属栅的N型掺杂剂可以是选自P、As、Sb、La、Er、Dy、Gd、Sc、Yb、Er和Tb的一种。控制离子注入的能量和剂量，使得注入的掺杂离子仅仅分布在金属栅层105中，而没有进入高K栅介质层104。并且控制离子注入的能量和剂量，使得金属栅层105具有合适的掺杂深度和浓度以获得期望的阈值电压。在一个实施例中，离子注入的能量约为0.2KeV-30KeV，剂量约为 lE13-lE15cnT2。然本文档来自技高网...

【技术保护点】
一种N型MOSFET的制造方法，所述方法包括：在半导体衬底上限定N型MOSFET的有源区；在半导体衬底的表面上形成界面氧化物层；在界面氧化物层上形成高K栅介质层；在高K栅介质层上形成金属栅层；在金属栅层中注入掺杂离子；在金属栅层上形成多晶硅层；将多晶硅层、金属栅层、高K栅介质层和界面氧化物层图案化为栅叠层；形成围绕栅叠层的栅极侧墙；以及形成源/漏区，其中，在形成源/漏区的激活退火期间，使得金属栅中的掺杂离子扩散并聚积在高K栅介质层与金属栅层之间的上界面和高K栅介质层与界面氧化物之间的下界面处，并且在高K栅介质层与界面氧化物之间的下界面处通过界面反应产生电偶极子。

【技术特征摘要】

【专利技术属性】
技术研发人员：徐秋霞，许高博，周华杰，朱慧珑，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11