本实用新型为一种栅极结构，包括：一基底，于该基底上形成有一栅介电层，于该栅介电层上形成有一第一栅导电层，该第一栅导电层中的晶粒排列为一无规则排列，于该第一栅导电层上形成有一第二栅导电层，该第二栅导电层中的晶粒排列为一柱状排列。本实用新型...

一种新颖的边缘接触式晶片载具，当晶片在制程机台（如ＣＭＰ）里载入与载出时，可用载具托住此晶片，上述制程机台可为ＣＭＰ装置，此边缘接触式晶片载具包括一般的环形载具本体，此载具本体一般是装设在ＣＭＰ装置的清洁头加载载出（Ｈｅａｄ　　Ｃｌｅａ...

本实用新型是关于一种电容器，其结构包括：一绝缘层，覆盖于一基材上；一半导体层，覆盖于绝缘层上；一下电极，形成于部分的半导体层内；一电容介电层，覆盖于下电极上，其中电容介电层包含具有介电常数大于５的高介电常数介电材料；以及一上电极，覆盖于...

本实用新型提供的光电二极管组件包括一位于一基底的一井区、一位于井区的浮置节点、及一位于与浮置节点的侧边上方的一浅沟槽隔离区域。一无边界接触点缓冲层，至少位于浮置节点上；以及一内层介电层，位于无边界接触点缓冲层上。一无边界接触点经由内层介...

本实用新型揭露一种具有高品质因子的电感。该电感包括：一基底、一内层电感层、一保护层、一顶部电感层以及一焊接区电感层。其中，介电层覆盖于基底表面，且具有至少一介电层开口，另外，内层电感层设置于介电层内。顶部电感层填满介电层开口，且与内层电...

本实用新型提供一种制造介电层的系统。包括：一超临界制程环境，是包含一于一制程腔室中的基底，该制程腔室内具有一制程温度与一制程压力；一控制装置，是控制该制程腔室于一超临界状态；一流体扰乱装置，是提供一气胶态的非超临界流体至该制程腔室中；以...

一种金属在金属上（ＭＯＭ）的组件。该组件具有至少一组件单元位于一包含一框架部分以及一受到该框架部分所围绕的中心部分的第一层别上；该中心部分具有一十字型中心处以定义该框架与中心部分为四个空间象限。该中心部分具有一或一个以上中心指状物，每一...

一种具有凹陷抵抗埋入绝缘层的绝缘层上有半导体的结构，包含：一基材，一埋入绝缘堆叠层覆盖于基材之上，与一半导体层覆盖于埋入绝缘堆叠层之上。此基材包含一硅基材。而埋入绝缘堆叠层包含至少一凹陷抵抗层覆盖于一第一介电层。半导体层是由硅，应变硅或...

一种半导体鳍式元件的接触窗（Ｆｉｎ　　Ｄｅｖｉｃｅ　　Ｃｏｎｔａｃｔ），此半导体鳍式元件的接触窗是位于半导体鳍的上表面、两侧壁表面、及／或至少一端表面上，而与半导体鳍式元件的源极／漏极之间具有相当大的接触面积。

一半导体芯片，包含一半导体基底，其设置有第一及第二有源区。一电阻是形成于第一有源区，且该电阻是包含一掺杂区形成于两端点之间。一应变型沟道晶体管是形成于第二有源区，该晶体管包含一第一及第二应力源，其形成于与一应变型沟道区相对毗邻的基底。

本实用新型是关于一种应变沟道半导体结构，包括：一基底，由具有第一自然晶格常数的一第一半导体材料所构成；一沟道区，设置于基底内；一堆栈栅极，设置于沟道区上，其包含有依序堆栈于沟道区上的一栅极介电层及一栅电极；以及一对源／漏极区，对称地设置...

一种校准晶片，用以供一机械手臂抓取片进行校正对准，包括一晶片本体、一刻度记号以及二条对准线。对准线设于该晶片本体之上，以供该机械手臂抓取片进行对准，所述的对准线彼此平行并具有一间距。刻度记号设于该晶片本体之上。刻度记号包括二条侧刻度线以...

本发明公开一种半导体装置的晶圆级芯片尺寸封装体、其导电柱的制造及修改其上载球层的方法，该芯片尺寸封装体包含：衬底；多个钉状导电柱，从上述衬底的表面延伸；以及多个软焊料球状物，其中每一个上述软焊料球状物与上述钉状导电柱的其中之一连接。当需...

本发明提供一种半导体封装，包括：芯片，设置于基板上；多个焊线，每一焊线连接基板上的接垫与芯片上的焊垫。多个焊线包括：信号线，连接基板上的信号接垫与芯片上的信号焊垫，信号线具有第一厚度；接地线，连接基板上的接地接垫与芯片上的接地焊垫，接地...

本实用新型提供一种静态随机存储单元及半导体元件。该半导体元件包括一个主动区和一个绝缘区。主动区位于基板内，包括一个半导体材料。绝缘区也位于基板内，在主动区旁边，包括一个绝缘材料。主动区与绝缘区形成一个具有阶梯落差的表面。该半导体包括在该...

本实用新型提供一种标准元件单元反偏压架构。该结构包括一个ＣＭＯＳ元件单元，该ＣＭＯＳ元件单元至少包括第一和第二ＣＭＯＳ晶体管，该第一和第二ＣＭＯＳ晶体管分别有位于第一和第二阱中的第一和第二晶体管掺杂区。其中，每个晶体管掺杂区分别用一个对...

本发明提供了一种测量互连特性的方法。此方法包含下列步骤：提供多个互连测试图案。在多个互连测试图案平行连接处形成垫。在多个互连测试图案中的至少一个与垫之间形成至少一个电阻。通过施加电流、电压、和／或机构应力至此垫以测量所述多个互连测试图案...

本发明提供一种半导体装置的制造方法以及一对受到张应变的ＮＭＯＳ与受到压应变的ＰＭＯＳ晶体管的制造方法，其中以应力源材料作为牺牲层。上述方法包含：提供基底，上述基底具有ＮＭＯＳ晶体管的第一源／漏极区、与ＰＭＯＳ晶体管的第二源／漏极区；形成...

一种半导体元件以及制作半导体元件的方法。其中，该方法有形成硬掩模，此硬掩模可以使用在栅形成的过程中。硬掩模位于交替形成于基底上的多个绝缘层与多个导电层上。硬掩模可以具有三层：下氮化层、中氧化层、以及上氮化层。其中，中氧化层先跟其它硬掩模...

本发明公开一种包含相变化元件的存储装置及其形成方法，上述相变化元件具有：第一相变化层，具有第一平均晶粒尺寸；及第二相变化层，位于上述第一相变化层上。上述第一相变化层与上述第二相变化层为上述相变化元件的深度相关区，且上述第二相变化层具有不...