本发明公开了一种PCIE总线与AXI总线的桥接系统，包括第一桥接模块、第二桥接模块和第三桥接模块；第一桥接模块，用于进行User寄存器的读写配置。第二桥接模块，用于将由AXI总线发送过来的AXI格式的输入数据流转换为PCIE格式传输至P...

本发明提供了一种输入缓冲电路，包括热插拔信号处理单元、电平转换单元、最大值获取单元、接收单元、信号迟滞单元和缓冲单元，热插拔信号处理单元使得输入缓冲电路的输入信号和第一热插拔信号发生关联，最大值获取单元将输入缓冲电路的输入信号和输入输出...

本申请涉及集成电路领域，公开了一种用于FPGA升级的离线下载器。该离线下载器包括CPU单元、N组缓冲单元、N组并行的JTAG接口单元和多路选择器，该CPU单元配置有TAP控制器和TCK、TMS、TDI端口，每组缓冲单元的第一、第二和第三...

本发明提供了一种稳压器电路，包括稳压器主体电路和分流电路，所述稳压器主体电路用于输出稳定电压，所述分流电路用于将所述稳压器主体电路流向地的电流拆分，以在空载时降低流向地的电流的大小，进而能够减少所述稳压器电路空载时的功耗。路空载时的功耗...

本发明公开了一种分数型分频比锁相环，包括：压控振荡器，提供多个不同相位的振荡时钟信号；分数分频器，包括：多模数分频器，连接压控振荡器以接收第一振荡时钟信号并提供第一分频时钟信号；相位旋转器，基于多个振荡时钟信号对第一分频时钟信号采样得到...

本申请提供基于FPGA的百兆光物理层及其装置。物理层包括物理编码子层和物理介质附着子层。物理编码子层包括位宽编码器、并

本发明属于视频图像处理技术领域，公开了一种视频图像旋转的显示方法及装置，所述方法包括：将获取的视频图像划分为有效帧图像和无效帧图像，将视频图像的帧进行奇偶分类，只提取奇数帧图像作为有效帧缓存在FPGA外设的2组sram器件中，在节约了大...

本发明提供了一种锁定检测电路，用于锁相环电路的锁定检测，包括第一采样单元、第二采样单元、与门和计数单元，所述与门与所述第一采样单元和所述第二采样单元以及计数单元连接，第一采样单元用于接收前置分频信号和反馈分频信号，并通过所述反馈分频信号...

本发明提供了一种校准电路，包括同相电压单元、反相电压单元、目标阻抗调节单元和比较器单元，所述同相电压单元包括第一调节电阻单元和第一开关单元，所述反相电压单元包括第二调节电阻单元、固定电阻单元和第二开关单元，所述目标阻抗调节单元包括反向电...

本发明提供了一种串并转换电路，包括用于接收串行数据、正极性随路时钟以及负极性随路时钟，通过所述正极性随路时钟和所述负极性随路时钟对所述串行数据进行采样，得到双边沿采样数据，然后将所述双边沿采样数据同步到所述负极性随路时钟的时钟域进行数据...

本申请涉及集成电路布图设计，公开了一种数模转换阵列的排布方法、系统和n比特数模转换阵列。该数模转换阵列包含2

本发明提供了一种基于静态配置数字电路的浮点数乘累加控制方法，应用于乘累加器，所述乘累加器包括浮点数加法器，包括计算临时寄存器的所有输入周期和所有输出周期，若所述乘累加器的最后一次加运算的运行周期与任意所述输入周期相同，将所述浮点数加法器...

本发明提供了一种IO电路，包括上拉单元和下拉单元，所述上拉单元包括PMOS管、上拉多晶硅电阻以及第一共享总线，所述PMOS管的漏极与所述上拉多晶硅电阻的一端一一对应连接，且所述第一共享总线连接所有所述上拉多晶硅电阻的一端，所述下拉单元包...

本发明公开了一种目标检测中神经网络后处理实现方法、装置、终端及介质所述方法包括：根据logistic分段函数的多项式形式及分段区间，将所述多项式的浮点数类型系数转为定点数类型系数，得到待测数据；将所述待测数据输入至分类计算单元进行并行计...

本申请公开了PCIe总线的数据传输方法、系统及电子设备，PCIe总线的数据传输方法包括：用DMA传描述符，其中描述符包括文件结束标志；收到第一个描述符开始根据描述符类型发起DMA读或写请求，发完最后一个描述符产生中断；当DMA读或写请求...

本申请涉及操作系统程序运行中函数调用技术领域，公开了一种堆栈结构和函数调用方法及系统，能够在调用函数中快速的寻找到被调用函数，提高操作系统的运行效率。该方法包括：预先为每个函数调用分配预设字节的地址空间用于存储其堆栈帧，该堆栈帧存储有对...

本发明提供了一种半精度浮点数除法器数据处理方法，包括对第一数据和第二数据分别进行位分离处理，以分别得到第一位分离数据和第二位分离数据，对所述第二位分离数据进行数据调整，以得到调整数据，对所述调整数据进行迭代计算处理，以得到迭代数据，对所...

本发明提供了一种FPGA芯片，包括至少两颗FPGA子芯片和至少一条高速串行通道，通过所述高速串行通道连接位于不同所述FPGA子芯片上的高速串行接口，其中，所述高速串行通道的数量不小于所述FPGA子芯片的数量，或所述高速串行通道的数量比所...

本发明提供了一种FPGA接口单元，包括第一发送与接收通路、第二发送与接收通路以及时钟管理单元，所述时钟管理单元与所述第一发送与接收通路、所述第二发送与接收通路连接，以实现对所述第一发送与接收通路、所述第二发送与接收通路的驱动。所述FPG...