稳压器电路制造技术

本发明专利技术提供了一种稳压器电路，包括稳压器主体电路和分流电路，所述稳压器主体电路用于输出稳定电压，所述分流电路用于将所述稳压器主体电路流向地的电流拆分，以在空载时降低流向地的电流的大小，进而能够减少所述稳压器电路空载时的功耗。路空载时的功耗。路空载时的功耗。

【技术实现步骤摘要】
稳压器电路


[0001]本专利技术涉及稳压器
，尤其涉及一种稳压器电路。

技术介绍

[0002]系统级芯片(System on Chip，SOC)中模拟电路与数字电路紧密排布，寄生电流信号将通过电源传导、端口节点引入和衬底注入等方式影响各个电路模块的功能及性能。一般在大规模寄生电路中，稳压器(regulator)要独立于电路的电源管理系统单独设计，为各个电路子模块提供一定范围的电流的同时也将电源扰动过滤，使负载电路免受其干扰。在一些电路中，例如锁相环(PhaseLockedLoop，PLL)，电源的噪声直接影响整个环路的性能，所以，在设计稳压器时，要特别关注其对电源噪声的抑制作用，即电源抑制比(PSRR)。现有技术中，折叠型PMOS稳压器(Folded PMOS Regulator)具有较好的PSRR性能，但是稳定性很难控制，并且空载时存在固有静态电流，电源效率较低
[0003]图1为现有技术中稳压器的电路示意图。图1中，MOS管P1的电压为Vdrop，输出的稳定电压为vreg，则PSRR≈vreg/VDD＝(VDD
‑
Vdrop)/VDD＝1
‑
Vdrop/VDD，为了尽可能地有一个较大的PSSR来保证电源的纯净度，在电路能够正常工作的前提下，Vdrop要尽量大一些，而输入的参考电压vref只能在带隙电压(bandgap)中直接引入干净的电压，以保vreg不受运放的影响。对于运放，其补偿要很低且增益需要满足正常的直流电源工作。
[0004]参照图1所示的稳压器采用了电流为Ibias的电流源，无论稳压器空载还是负载，稳压器流向地的电流总等于Ibias，并且在稳压器空载时，稳压器的总电流Iall等于Ibias，虽然保证了负载时的PSRR，但在空载时一直耗电，功耗较高。
[0005]因此，有必要提供一种新型的稳压器电路以解决现有技术中存在的上述问题。

技术实现思路

[0006]本专利技术的目的在于提供一种稳压器电路，以降低空载时的功耗。
[0007]为实现上述目的，本专利技术的所述稳压器电路，包括：
[0008]稳压器主体电路，用于输出稳定电压；以及
[0009]分流电路，用于将所述稳压器主体电路流向地的电流拆分，以在空载时降低流向地的电流的大小。
[0010]所述稳压器电路的有益效果在于：分流电路用于将所述稳压器主体电路流向地的电流拆分，以在空载时降低流向地的电流的大小，进而能够减少所述稳压器电路空载时的功耗。
[0011]可选地，所述稳压器主体电路包括运算放大器、第一PMOS管、第二PMOS管、第三PMOS管和第一NMOS管，所述运算放大器的正相输入端接参考电压，所述运算放大器的反相输入端与所述第一PMOS管的漏极和所述第三PMOS管的源极连接，所述第一PMOS管的源极和所述第二PMOS管的源极接工作电压，所述第一PMOS管的栅极与所述第二PMOS管的栅极、所述第二PMOS管的漏极和所述第一NMOS管的漏极连接，所述第三PMOS管的漏极和所述第一
NMOS管的源极连接，所述第一NMOS管的栅极接第一驱动电压。其有益效果在于：便于实现稳定电压的输出。
[0012]可选地，所述分流电路包括第二NMOS管、第三NMOS管、第四NMOS管和第四PMOS管，所述第二NMOS管的漏极与所述第三PMOS管漏极连接，所述第二NMOS管的源极接地，所述第二NMOS管的栅极接第二驱动电压，所述第三NMOS管的漏极与所述第一NMOS管的源极连接，所述第三NMOS管的源极接地，所述第三NMOS管的栅极与所述第四NMOS管的栅极和所述第四NMOS管的漏极连接，所述第四NMOS管的源极接地，所述第四NMOS管的漏极和所述第四PMOS管的漏极连接，所述第四PMOS管的栅极与所述第二PMOS管的栅极连接，所述第四PMOS管的源极接工作电压。其有益效果在于：便于实现电流的镜像，进而将所述稳压器主体电路流向地的电流拆分，以在空载时降低流向地的电流的大小。
[0013]可选地，所述稳压器电路还包括第一电阻和第一电容，所述第三NMOS管的栅极与所述第一电阻的一端和所述第一电容的一端连接，所述第四NMOS管的栅极与所述第一电阻的另一端连接，所述第一电容的另一端接地。其有益效果在于：便于增加所述稳压器电路的相位裕度，进而减小带宽，避免所述分流电路对所述稳压器主体电路反馈环的稳定性的影响。
[0014]可选地，所述第一PMOS管的宽长比和所述第二PMOS管的宽长比的比值为(M
‑
N):1，N大于0，M大于N。其有益效果在于：便于将电流按(M
‑
N)：1的比例镜像。
[0015]可选地，所述第二PMOS管的宽长比与所述第四PMOS管的宽长比的比值为1:(1/N)。其有益效果在于：便于将电流按1:(1/N)的比例镜像。
[0016]可选地，所述第三NMOS管的宽长比与所述第四NMOS管的宽长比的比值为1:1。其有益效果在于：便于将电流按1:1的比例镜像。
附图说明
[0017]图1为现有技术中稳压器的电路示意图；
[0018]图2为本专利技术一些实施例中稳压器电路的电路示意图；
[0019]图3为本专利技术又一些实施例中稳压器电路的电路示意图。
具体实施方式
[0020]为使本专利技术的目的、技术方案和优点更加清楚，下面将结合本专利技术的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本专利技术的一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。除非另外定义，此处使用的技术术语或者科学术语应当为本专利技术所属领域内具有一般技能的人士所理解的通常意义。本文中使用的“包括”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。
[0021]针对现有技术存在的问题，本专利技术的实施例提供了一种稳压器电路。参照图2，所述稳压器电路包括稳压器主体电路100和分流电流200，所述稳压器主体电路100用于输出稳定电压，所述分流电路200用于将所述稳压器主体电路100流向地的电流拆分，以在空载时降低流向地的电流的大小。
[0022]参照图2，所述稳压器主体电路100包括运算放大器101、第一PMOS管102、第二PMOS管103、第三PMOS管104和第一NMOS管105，所述运算放大器101的正相输入端接参考电压vref，所述运算放大器101的反相输入端与所述第一PMOS管102的漏极和所述第三PMOS管104的源极连接，所述第一PMOS管102的源极和所述第二PMOS管103的源极接工作电压VDD，所述第一PMOS管102的栅极与所述第二PMOS管103的栅极、所述第二PMOS管103的漏极和所述第一NMOS管105的漏极连接，所述第三PMOS管104的漏极和所述第一NMOS管105的源极连接，所述第本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种稳压器电路，其特征在于，包括：稳压器主体电路，用于输出稳定电压；以及分流电路，用于将所述稳压器主体电路流向地的电流拆分，以在空载时降低流向地的电流的大小。2.根据权利要求1所述的稳压器电路，其特征在于，所述稳压器主体电路包括运算放大器、第一PMOS管、第二PMOS管、第三PMOS管和第一NMOS管，所述运算放大器的正相输入端接参考电压，所述运算放大器的反相输入端与所述第一PMOS管的漏极和所述第三PMOS管的源极连接，所述第一PMOS管的源极和所述第二PMOS管的源极接工作电压，所述第一PMOS管的栅极与所述第二PMOS管的栅极、所述第二PMOS管的漏极和所述第一NMOS管的漏极连接，所述第三PMOS管的漏极和所述第一NMOS管的源极连接，所述第一NMOS管的栅极接第一驱动电压。3.根据权利要求2所述的稳压器电路，其特征在于，所述分流电路包括第二NMOS管、第三NMOS管、第四NMOS管和第四PMOS管，所述第二NMOS管的漏极与所述第三PMOS管漏极连接，所述第二NMOS管的源极接地，所述第二NMOS管的栅极接第二驱动电压，所述第三NMOS管的漏极与...

【专利技术属性】
技术研发人员：钟佳乐，李佳明，
申请(专利权)人：上海安路信息科技股份有限公司，
类型：发明
国别省市：