串并转换电路制造技术

本发明专利技术提供了一种串并转换电路，包括用于接收串行数据、正极性随路时钟以及负极性随路时钟，通过所述正极性随路时钟和所述负极性随路时钟对所述串行数据进行采样，得到双边沿采样数据，然后将所述双边沿采样数据同步到所述负极性随路时钟的时钟域进行数据移位，得到并输出移位数据的数据移位单元；通过接收所述负极性随路时钟，根据所述负极性随路时钟产生读取并行数据的并行读取时钟的时钟产生单元；根据所述并行读取时钟选择所述移位数据作为并行数据输出的并行选择输出单元，能够使当次数据当次输出，而不依赖后续数据的读取时钟，减少了数据读取的延时，提高了读取效率。提高了读取效率。提高了读取效率。

【技术实现步骤摘要】
串并转换电路


[0001]本专利技术涉及串并转换
，尤其涉及一种串并转换电路。

技术介绍

[0002]现场可编程门阵列(FPGAField Programmable GateArray，FPGA)中用于访问动态随机存取存储器(Dynamic RandomAccess Memory，DRAM)的应用是非常普遍的。
[0003]但由于DRAM接口是源同步突发模式的传输方式，读取过程中会间断读取而进行写入数据或其它的操作，所以这些间断的操作会降低DRAM接口的效率。传统的DRAM读取串并转换电路需要使用下一次数据读取随路时钟来获取本次读取的数据，如图1所示，如果下一次读取时间较长或者中间夹杂了其它的操作，这样这次读取时间间隔就会很长，加大了读取的延时。图中rdqs和rdqs_n是DRAM发送给FPGA的读取随路时钟，读取随路时钟伴随读数据一起发送，且是突发的，rgate是FPGADDR系统产生用于框定读取数据的时间窗口，dq_in是DRAM发送给FPGA用于读取的串行数据，rdata[7:0]是FPGA读取到的DRAM发送的数据，而由于两次读数据之间有间断，FPGA在DRAM下一次发送数据的时候才读取到DRAM上一次发送的数据dq_out[7:0]。
[0004]因此，有必要提供一种新型的串并转换电路以解决现有技术中存在的上述问题。

技术实现思路

[0005]本专利技术的目的在于提供一种串并转换电路，能够使当次数据当次输出，而不依赖后续数据的读取时钟，减少了数据读取的延时，提高了读取效率。
[0006]为实现上述目的，本专利技术的所述串并转换电路，应用于FPGA，包括：
[0007]数据移位单元，用于接收串行数据、正极性随路时钟以及负极性随路时钟，通过所述正极性随路时钟和所述负极性随路时钟对所述串行数据进行采样，得到双边沿采样数据，然后将所述双边沿采样数据同步到所述负极性随路时钟的时钟域进行数据移位，得到并输出移位数据；
[0008]时钟产生单元，用于接收所述负极性随路时钟，根据所述负极性随路时钟产生读取并行数据的并行读取时钟；以及
[0009]并行选择输出单元，与所述数据移位单元和所述时钟产生单元连接，接收所述移位数据和所述并行读取时钟，根据所述并行读取时钟选择所述移位数据作为并行数据输出。
[0010]所述串并转换电路的有益效果在于：数据移位单元用于接收串行数据、正极性随路时钟以及负极性随路时钟，通过所述正极性随路时钟和所述负极性随路时钟对所述串行数据进行采样，得到双边沿采样数据，然后将所述双边沿采样数据同步到所述负极性随路时钟的时钟域进行数据移位，得到并输出移位数据，钟产生单元用于接收所述负极性随路时钟，根据所述负极性随路时钟产生读取并行数据的并行读取时钟，并行选择输出单元与所述数据移位单元和所述时钟产生单元连接，接收所述移位数据和所述并行读取时钟，根
据所述并行读取时钟选择所述移位数据作为并行数据输出，能够使当次数据当次输出，而不依赖后续数据的读取时钟，减少了数据读取的延时，提高了读取效率。
[0011]优选地，所述数据移位单元包括第一采样延迟模块，所述第一采样延迟模块包括五个串联的第一采样延迟子模块，第一个所述第一采样延迟子模块与接收来自动态随机存取存储器信号的IO接收器连接，以接收所述串行数据和所述正极性随路时钟，剩余四个所述第一采样延迟子模块还与接收来自动态随机存取存储器信号的IO接收器连接，以接收所述负极性随路时钟。其有益效果在于：便于所述串并转换电路在1:4模式下生成移位数据。
[0012]进一步优选地，第一个所述采样延迟子模块包括第一触发器和第一缓冲器，所述第一触发器的D输入端与接收来自动态随机存取存储器信号的IO接收器连接，以接收所述串行数据，所述第一触发器的时钟端与接收来自动态随机存取存储器信号的IO接收器连接，以接收所述正极性随路时钟，所述第一触发器的Q输出端与所述第一缓冲器的输入端连接。
[0013]进一步优选地，第二个所述采样延迟子模块包括第二触发器和第二缓冲器，所述第二触发器的D输入端与所述第一缓冲器的输出端连接，所述第二触发器的时钟端与接收来自动态随机存取存储器信号的IO接收器连接，以接收所述负极性随路时钟，所述第二触发器的Q输出端与所述第二缓冲器的输入端连接。
[0014]进一步优选地，第三个所述采样延迟子模块包括第三触发器和第三缓冲器，所述第三触发器的D输入端与所述第二缓冲器的输出端连接，所述第三触发器的时钟端与接收来自动态随机存取存储器信号的IO接收器连接，以接收所述负极性随路时钟，所述第三触发器的Q输出端与所述第三缓冲器的输入端连接。
[0015]进一步优选地，第四个所述采样延迟子模块包括第四触发器和第四缓冲器，所述第四触发器的D输入端与所述第三缓冲器的输出端连接，所述第四触发器的时钟端与接收来自动态随机存取存储器信号的IO接收器连接，以接收所述负极性随路时钟，所述第四触发器的Q输出端与所述第四缓冲器的输入端连接。
[0016]进一步优选地，第五个所述采样延迟子模块包括第五触发器和第五缓冲器，所述第五触发器的D输入端与所述第四缓冲器的输出端连接，所述第五触发器的时钟端与接收来自动态随机存取存储器信号的IO接收器连接，以接收所述负极性随路时钟，所述第五触发器的Q输出端与所述第五缓冲器的输入端连接。
[0017]进一步优选地，所述并行选择输出单元包括第一选择输出模块，所述第一选择输出模块包括四个第一选择输出子模块，第一个所述第一选择输出子模块的第一输入端与所述第五缓冲器的输出端连接，第二个所述第一选择输出子模块的第一输入端与所述第四缓冲器的输出端连接，第三个所述第一选择输出子模块的第一输入端与所述第三缓冲器的输出端连接，第四个所述第一选择输出子模块的第一输入端与所述第二缓冲器的输入端连接，四个所述第一选择输出子模块的第二输入端均与所述时钟产生单元的输出端连接，以接收所述并行读取时钟。其有益效果在于：便于所述串并转换电路在1:4模式下选择所述移位数据作为并行数据输出。
[0018]进一步优选地，第一个所述第一选择输出子模块包括第六触发器和第一数据选择器，所述第六触发器的D输入端与所述第五缓冲器的输出端连接，所述第六触发器的时钟端用于接收所述并行读取时钟，所述第六触发器的Q输出端与所述第一数据选择器的第二输
入端连接。
[0019]进一步优选地，第二个所述第一选择输出子模块包括第七触发器和第二数据选择器，所述第七触发器的D输入端与所述第四缓冲器的输出端连接，所述第七触发器的时钟端用于接收所述并行读取时钟，所述第七触发器的Q输出端与所述第二数据选择器的第二输入端连接。
[0020]进一步优选地，第三个所述第一选择输出子模块包括第八触发器和第三数据选择器，所述第八触发器的D输入端与所述第三缓冲器的输出端连接，所述第八触发器的时钟端用于接收所述并行读取时钟，所述第八触发器的Q输出端与所述第一数据选择器的第一输入端和所述第三数据选择器的第二输入端连接，所述第三数据选择器本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种串并转换电路，其特征在于，应用于FPGA，包括：数据移位单元，用于接收串行数据、正极性随路时钟以及负极性随路时钟，通过所述正极性随路时钟和所述负极性随路时钟对所述串行数据进行采样，得到双边沿采样数据，然后将所述双边沿采样数据同步到所述负极性随路时钟的时钟域进行数据移位，得到并输出移位数据；时钟产生单元，用于接收所述负极性随路时钟，根据所述负极性随路时钟产生读取并行数据的并行读取时钟；以及并行选择输出单元，与所述数据移位单元和所述时钟产生单元连接，接收所述移位数据和所述并行读取时钟，根据所述并行读取时钟选择所述移位数据作为并行数据输出。2.根据权利要求1所述的串并转换电路，其特征在于，所述数据移位单元包括第一采样延迟模块，所述第一采样延迟模块包括五个串联的第一采样延迟子模块，第一个所述第一采样延迟子模块与接收来自动态随机存取存储器信号的IO接收器连接，以接收所述串行数据和所述正极性随路时钟，剩余四个所述第一采样延迟子模块还与接收来自动态随机存取存储器信号的IO接收器连接，以接收所述负极性随路时钟。3.根据权利要求2所述的串并转换电路，其特征在于，第一个所述采样延迟子模块包括第一触发器和第一缓冲器，所述第一触发器的D输入端与接收来自动态随机存取存储器信号的IO接收器连接，以接收所述串行数据，所述第一触发器的时钟端与接收来自动态随机存取存储器信号的IO接收器连接，以接收所述正极性随路时钟，所述第一触发器的Q输出端与所述第一缓冲器的输入端连接。4.根据权利要求3所述的串并转换电路，其特征在于，第二个所述采样延迟子模块包括第二触发器和第二缓冲器，所述第二触发器的D输入端与所述第一缓冲器的输出端连接，所述第二触发器的时钟端与接收来自动态随机存取存储器信号的IO接收器连接，以接收所述负极性随路时钟，所述第二触发器的Q输出端与所述第二缓冲器的输入端连接。5.根据权利要求4所述的串并转换电路，其特征在于，第三个所述采样延迟子模块包括第三触发器和第三缓冲器，所述第三触发器的D输入端与所述第二缓冲器的输出端连接，所述第三触发器的时钟端与接收来自动态随机存取存储器信号的IO接收器连接，以接收所述负极性随路时钟，所述第三触发器的Q输出端与所述第三缓冲器的输入端连接。6.根据权利要求5所述的串并转换电路，其特征在于，第四个所述采样延迟子模块包括第四触发器和第四缓冲器，所述第四触发器的D输入端与所述第三缓冲器的输出端连接，所述第四触发器的时钟端与接收来自动态随机存取存储器信号的IO接收器连接，以接收所述负极性随路时钟，所述第四触发器的Q输出端与所述第四缓冲器的输入端连接。7.根据权利要求6所述的串并转换电路，其特征在于，第五个所述采样延迟子模块包括第五触发器和第五缓冲器，所述第五触发器的D输入端与所述第四缓冲器的输出端连接，所述第五触发器的时钟端与接收来自动态随机存取存储器信号的IO接收器连接，以接收所述负极性随路时钟，所述第五触发器的Q输出端与所述第五缓冲器的输入端连接。8.根据权利要求7所述的串并转换电路，其特征在于，所述并行选择输出单元包括第一选择输出模块，所述第一选择输出模块包括四个第一选择输出子模块，第一个所述第一选择输出子模块的第一输入端与所述第五缓冲器的输出端连接，第二个所述第一选择输出子模块的第一输入端与所述第四缓冲器的输出端连接，第三个所述第一选择输出子模块的第
一输入端与所述第三缓冲器的输出端连接，第四个所述第一选择输出子模块的第一输入端与所述第二缓冲器的输入端连接，四个所述第一选择输出子模块的第二输入端均与所述时钟产生单元的输出端连接，以接收所述并行读取时钟。9.根据权利要求8所述的串并转换电路，其特征在于，第一个所述第一选择输出子模块包括第六触发器和第一数据选择器，所述第六触发器的D输入端与所述第五缓冲器的输出端连接，所述第六触发器的时钟端用于接收所述并行读取时钟，所述第六触发器的Q输出端与所述第一数据选择器的第二输入端连接。10.根据权利要求9所述的串并转换电路，其特征在于，第二个所述第一选择输出子模块包括第七触发器和第二数据选择器，所述第七触发器的D输入端与所述第四缓冲器的输出端连接，所述第七触发器的时钟端用于接收所述并行读取时钟，所述第七触发器的Q输出端与所述第二数据选择器的第二输入端连接。11.根据权利要求10所述的串并转换电路，其特征在于，第三个所述第一选择输出子模块包括第八触发器和第三数据选择器，所述第八触发器的D输入端与所述第三缓冲器的输出端连接，所述第八触发器的时钟端用于接收所述并行读取时钟，所述第八触发器的Q输出端与所述第一数据选择器的第一输入端和所述第三数据选择器的第二输入端连接，所述第三数据选择器的第一输入端用于接固定逻辑电平。12.根据权利要求11所述的串并转换电路，其特征在于，第四个所述第一选择输出子模块包括第九触发器和第四数据选择器，所述第九触发器的D输入端与所述第二缓冲器的输出端连接，所述第九触发器的时钟端用于接收所述并行读取时钟，所述第九触发器的Q输出端与所述第二数据选择器的第一输入端和所述第四数据选择器的第二输入端连接，所述第四数据选择器的第一输入端用于接固定逻辑电平。13.根据权利要求2所述的串并转换电路，其特征在于，所述数据移位单元还包括第二采样延迟模块，所述...

【专利技术属性】
技术研发人员：周建冲，
申请(专利权)人：上海安路信息科技股份有限公司，
类型：发明
国别省市：