多通道串行器装置制造方法及图纸

多通道串行器装置(1)具备多个串行器电路(101～10

【技术实现步骤摘要】
【国外来华专利技术】多通道串行器装置


[0001]本专利技术涉及具备多通道的串行器电路的多通道串行器装置。

技术介绍

[0002]串行器电路将同步于第1时钟而输入的并行数据进行串行化，将该串行数据同步于第2时钟而输出。串行器电路依照与第1时钟相同周期的加载信号所指示的定时将并行数据锁存，将该锁存的数据同步于第2时钟而输出为串行数据。第2时钟的周期比第1时钟的周期短。加载信号与第1时钟相同周期，且根据第2时钟而生成(参照专利文献1)。
[0003]在串行器电路中，为了能够确实地锁存并行数据，重要的在于，依照锁存动作时的建立时间(setup time)及保持时间(hold time)各自的余裕，将第1时钟与加载信号之间的相位差设定于合理范围内。
[0004]由于噪声所致的误动作、温度变动使得第1时钟与加载信号之间的相位差超出合理范围时，从串行器电路输出的串行数据中会发生错误。当通过接收从串行器电路输出的串行数据的接收装置，检测出该接收的数据的误码率大的情况时，从接收装置往发送侧的串行器电路通知该意旨。并且，在接收到该通知的串行器电路中，将加载信号生成动作重置，使得第1时钟与加载信号之间的相位差恢复为合理范围内。
[0005]然而，从接收装置往发送侧的串行器电路通知误码率大的意旨的系统结构前提在于：双向通信；此外，从接收侧往发送侧的串行器电路的通信为高速通信。
[0006]在不存在从接收侧往发送侧的通信线路的情况下，无法将误码率大的意旨从接收装置往发送侧的串行器电路通知，串行器电路中无法使第1时钟与加载信号之间的相位差恢复为合理范围内。
[0007]即使存在从接收侧往发送侧的通信线路，在该通信线路为简易线路且低速的情况下，要将误码率大的意旨从接收装置往发送侧的串行器电路通知仍需要长时间，在串行器电路中使第1时钟与加载信号之间的相位差恢复为合理范围内需要长时间，故长时间内持续误码率大的状态。
[0008]专利文献2、3中公开了意欲消解如此的问题的专利技术。记载于这些文献的串行器电路检测第1时钟与加载信号之间的相位差，在该检测出的相位差超出合理范围的情况下，使生成加载信号的加载信号生成部的动作重置或暂时停止。通过这样，串行器电路能够使第1时钟与加载信号之间的相位差恢复为合理范围内，能以简易的结构早期减低误码率。
[0009][现有技术文献][0010][专利文献][0011][专利文献1]美国专利第7746251号说明书
[0012][专利文献2]日本特开2017
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123607号公报
[0013][专利文献3]日本特开平6
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244739号公报

技术实现思路

[0014][专利技术要解决的问题][0015]然而，依照本专利技术人的发现，在具备多通道的串行器电路的多通道串行器装置中，当使各串行器电路为公开于专利文献2、3中的专利技术的结构时，有时发生如下问题。亦即，由于通道间延迟差(skew)，第1时钟往各串行器电路的输入定时彼此稍微不同。因此，在各串行器电路中当各自在必要时进行加载信号生成动作的重置或暂时停止时，有时在多通道的串行器电路之间串行数据的输出定时发生很大差异。其结果，有时从多通道的串行器电路分别输出的串行数据之间不符合对于对间延迟差(Inter Pair Skew)(IPS)的要求规格。IPS为利用串行数据的位数表示多通道的串行器电路之间的串行数据的输出定时之差。
[0016]即使在多通道的串行器电路之间存在IPS的情况下，仍可通过使用FIFO(First
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In First
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Out，先进先出)内存，从而应付IPS的问题。然而，对应于高速化，需要大容量的FIFO，故FIFO的消耗电力增大，FIFO的布局面积变大，此外FIFO所致的延迟变大。因此，寻求可减小多通道的串行器电路之间的IPS。
[0017]本专利技术是为了消解上述问题点而创作的，目的在于提供一种多通道串行器装置，在各串行器电路中能以简易的结构早期减低误码率，同时可减小多通道的串行器电路之间的IPS。
[0018][用于解决问题的手段][0019]本专利技术的多通道串行器装置具备：(1)多个串行器电路，多个串行器电路中的各个串行器电路对同步于第1时钟而输入的并行数据进行串行化，同步于第2时钟而输出该串行数据；和(2)控制部，其控制多个串行器电路的动作。多个串行器电路中的各个串行器电路分别包含：(a)转换部，其依照与第1时钟相同周期的加载信号所指示的定时，将并行数据锁存，将该锁存的数据同步于第2时钟而作为串行数据输出；(b)加载信号生成部，其根据第2时钟生成加载信号，接收重置指示信号而重置加载信号生成动作；(c)相位差检测部，其对加载信号与第1时钟之间的相位差进行检测，在检测出的该相位差为异常的情况下向控制部输出异常检测信号；和(d)重置信号生成部，其在接收到从控制部输出的批量重置指示信号时，生成重置指示信号并提供给加载信号生成部。控制部在从多个串行器电路之中的任意串行器电路的相位差检测部接收到异常检测信号时，对多个串行器电路中的各个串行器电路的重置信号生成部提供批量重置指示信号。
[0020]在本专利技术中，优选多个串行器电路中的各个串行器电路进一步包含：(e)锁存部，其依照第1时钟所指示的定时，将输入的并行数据进行锁存。此情况下，在多个串行器电路中的各个串行器电路中，转换部依照加载信号所指示的定时，将通过锁存部锁存后输出的并行数据进行锁存。
[0021]优选，多个串行器电路中的各个串行器电路进一步包含：(f)第1锁存部，其依照第1时钟所指示的定时，将输入的并行数据进行锁存；和(g)第2锁存部，其依照与第1时钟相同周期的第3时钟所指示的定时，将通过第1锁存部锁存后输出的并行数据进行锁存。此情况下，在多个串行器电路中的各个串行器电路中，转换部依照加载信号所指示的定时，将通过第2锁存部锁存后输出的并行数据进行锁存。
[0022]专利技术的效果
[0023]依照本专利技术，各串行器电路中能以简易的结构早期减低误码率，同时可减小多通
道的串行器电路之间的IPS。
附图说明
[0024]图1为示出多通道串行器装置1的结构的图。
[0025]图2为示出串行器电路的结构例的图。
[0026]图3为示出串行器电路的结构例的图。
[0027]图4为说明串行器电路的动作的时序图。
[0028]图5为就串行器电路的动作进行说明的时序图。
[0029]图6为就具备多通道的串行器电路的多通道串行器装置的动作的问题进行说明的时序图。
具体实施方式
[0030]以下，参照附图，详细说明本专利技术的实施方式。另外，附图的说明中对相同的要素标注相同的标号，省略重复的说明。本专利技术不限定于这些示例，应包含通过权利要求所示出的、与权利要求等同的意思及范围内的所有的变更。
[0031]图1为示出多通道串行器装置1的结构的图。多通道串行器装置1具备多个串行器电路101～10
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【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种多通道串行器装置，其具备：多个串行器电路，所述多个串行器电路中的各个串行器电路对同步于第1时钟而输入的并行数据进行串行化，同步于第2时钟而输出串行数据；以及控制部，其控制所述多个串行器电路的动作，所述多个串行器电路中的各个串行器电路分别包括：转换部，其依照与所述第1时钟相同周期的加载信号所指示的定时，将所述并行数据锁存，将该锁存的数据同步于所述第2时钟而作为所述串行数据输出；加载信号生成部，其根据所述第2时钟生成所述加载信号，接收重置指示信号而重置加载信号生成动作；相位差检测部，其对所述加载信号与所述第1时钟之间的相位差进行检测，在检测出的该相位差为异常的情况下向所述控制部输出异常检测信号；以及重置信号生成部，其在接收到从所述控制部输出的批量重置指示信号时，生成所述重置指示信号并提供给所述加载信号生成部，所述控制部在从所述多个串行器电路之中的任意串行器电路的所述相位差检测部接收到所述异常检测信号时，对所述多个串行器电路中的各个串行器电路的所述重置信号生成部提供所述批量重置指示信号。2.根据权利要求1所述的多通道串行器装置，其中，所述多个串行器电路中的各个串行器电路进一步包含锁存部，所述锁存部依照所述第1时钟所指示的定时，将输入的所述并行数据进行锁存，在所述多个串行器电路中的各个串行器电路中，所述转换部依照所述加载信号所指示的定时，将通过所述锁存部锁存后输出的并行数据进行锁存。3.根据权利要求1所述的多通道串行器装置，其中，所述多个串行器电路中的各个串行器电路进一步包含：第1锁存部，其依照所述第1时钟所指示的定时，将输入的所述并行数据进行锁存；和第2锁存部，其依照与所述第1时钟相同周期的第...

【专利技术属性】
技术研发人员：三浦贤，藤田悠介，
申请(专利权)人：哉英电子股份有限公司，
类型：发明
国别省市：