串化器和解串器制造技术

本实用新型专利技术提供了一种串化器和解串器，该串化器包括第一控制模块，用于输出第一数据载入控制信号以及第一使能控制信号；多个第一延时模块，第一延时模块用于对输入的并行数据进行延时处理输出串行数据，第一延时模块包括第一控制输入端、第二控制输入端、第一数据输入端、第二数据输入端以及第一数据输出端，多个第一延时模块依次串联；第一控制输入端接入第一数据载入控制信号，第二控制输入端接入第一使能控制信号，第一数据输入端接入并行数据标志位信号或一位并行数据。本实用新型专利技术提供的技术方案实现了在降低功耗的同时，还能实现较高传输速率的串行数据传输。传输速率的串行数据传输。传输速率的串行数据传输。

【技术实现步骤摘要】
串化器和解串器


[0001]本技术涉及电路
，特别涉及一种串化器和解串器。

技术介绍

[0002]在串行通信中，在进行高传输速率的串行通信，发送端和接收端之间的串行接口通常需要通过高速时钟信号进行同步收发，而时钟的产生需要锁相环电路。
[0003]相关技术中的串行接口一般采用多路选择器和D触发器，多路选择器和D触发器的延时确定了同步时钟的频率和数据的传输速率，当多路选择器和D触发器的延时低时，同步时钟的频率和数据的传输速率较高，反之，当多路选择器和D触发器的延时高时，同步时钟的频率和数据的传输速率较低。为了实现较高传输速率的串行数据传输，需要选择低延时的多路选择器和D触发器，而低延时的多路选择器和D触发器又会使得功耗显著增大，因此如何在降低功耗的同时还能实现较高传输速率的串行数据传输成为亟待解决的问题。

技术实现思路

[0004]本技术在于提供一种串化器和解串器，实现了在降低功耗的同时还能实现较高传输速率的串行数据传输。
[0005]为解决上述技术问题，本技术采用如下技术方案：
[0006]根据本技术的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种串化器，其特征在于，包括：多个第一延时模块，所述第一延时模块用于对输入的并行数据进行延时处理输出串行数据，所述第一延时模块包括第一控制输入端、第二控制输入端、第一数据输入端、第二数据输入端以及第一数据输出端，多个所述第一延时模块依次串联；所述第一控制输入端接入第一数据载入控制信号，所述第二控制输入端接入第一使能控制信号，所述第一数据输入端接入并行数据所对应的标志位数据或一位并行数据；位于起首的所述第一延时模块的第一数据输入端接入最大数据位的并行数据，位于起首的所述第一延时模块的第二数据输入端与外部接地端连接，位于起首的所述第一延时模块的第一数据输出端连接与其串联的所述第一延时模块的第二数据输入端；位于中间的所述第一延时模块按照所接入的数据位从大到小的顺序排列，且排列在前的所述第一延时模块的第一数据输出端与排列在后的所述第一延时模块的第二数据输入端连接；位于末尾的所述第一延时模块的第一数据输入端接入并行数据所对应的标志位数据，位于末尾的所述第一延时模块的第二数据输入端连接与其串联的所述第一延时模块的第一数据输出端，位于末尾的所述第一延时模块的第一数据输出端输出串行数据。2.根据权利要求1所述的串化器，其特征在于，所述第一延时模块包括第一传输门电路、第一延时单元以及第一三态门电路；所述第一传输门电路包括第三控制输入端、第三数据输入端以及第三数据输出端，所述第三控制输入端即为所述第一控制输入端，所述第三数据输入端即为所述第一数据输入端，所述第一传输门电路用于根据输入的所述第一数据载入控制信号控制所接入的并行数据所对应的标志位数据或并行数据是否载入至所述串化器；所述第一延时单元包括第四数据输入端和第四数据输出端，所述第四数据输入端连接所述第三数据输出端，所述第四数据输出端即为所述第一数据输出端，所述第一延时单元用于对输入的并行数据或并行数据所对应的标志位数据进行延时处理；第一三态门电路包括第四控制输入端、第五数据输入端以及第五数据输出端，所述第四控制输入端即为所述第二控制输入端，所述第五数据输入端即为所述第二数据输入端，所述第五数据输出端连接所述第三数据输出端以及所述第四数据输入端，所述第一三态门电路用于根据所接入的所述第一使能控制信号控制是否向外部数据接收设备传输串行数据；当所述第一延时模块是位于起首的所述第一延时模块时，该第一延时模块的第二数据输入端连接外部接地端，当所述第一延时模块不是位于起首的第一延时模块时，该第一延时模块的第二数据输入端连接与其串联的第一延时模块的第一数据输出端；当所述第一延时模块是位于末尾的所述第一延时模块时，该第一延时模块的第一数据输出端输出串行数据，当所述第一延时模块不是位于末尾的所述第一延时模块时，该第一延时模块的第一数据输出端连接与其串联的第一延时模块的第二数据输入端。3.根据权利要求2所述的串化器，其特征在于，所述第一延时单元包括：第一偏置电压产生器，所述第一偏置电压产生器用于根据接入的控制码信号产生偏置电压，所述第一偏置电压产生器包括第一电源电压输入端、第五控制输入端、第六控制输入端、第七控制输入端、第一偏置电压输出端、第二偏置电压输出端以及第一接地端，所述第
一电源电压输入端连接外部电源电压，所述第一接地端连接外部接地端，所述第五控制输入端接入最高位的控制码信号，所述第六控制输入端接入中间位的控制码信号，所述第七控制输入端接入最低位的控制码信号；第一延时电路，所述第一延时电路用于对输入的数据进行延时处理，所述第一延时电路包括第二电源电压输入端、第一偏置电压输入端、第二偏置电压输入端、第六数据输入端、第六数据输出端以及第二接地端，所述第二电源电压输入端连接外部电源电压，所述第二接地端连接外部接地端，所述第一偏置电压输入端连接所述第一偏置电压输出端，所述第二偏置电压输入端连接所述第二偏置电压输出端，所述第六数据输入端即为所述第四数据输入端，所述第六数据输出端即为所述第四数据输出端。4.根据权利要求3所述的串化器，其特征在于，所述第一偏置电压产生器包括第一P型MOS管，所述第一P型MOS管的源极连接所述第一电源电压输入端；第二P型MOS管，所述第二P型MOS管的源极连接所述第一电源电压输入端，所述第二P型MOS管的栅极连接所述第二P型MOS管的漏极，所述第二P型MOS管的栅极以及所述第二P型MOS管的漏极均与所述第一P型MOS管的栅极连接；第一N型MOS管，所述第一N型MOS管的漏极连接所述第一P型MOS管的漏极，所述第一N型MOS管的源极连接所述第一接地端，所述第一N型MOS管的栅极连接所述第一N型MOS管的漏极；第二N型MOS管，所述第二N型MOS管的栅极连接所述第一N型MOS管的栅极以及所述第一N型MOS管的漏极，所述第二N型MOS管的漏极连接所述第二P型MOS管的栅极以及所述第二P型MOS管的漏极；第一电阻，所述第一电阻的两端分别连接所述第二N型MOS管的源极和所述第一接地端；第三P型MOS管，所述第三P型MOS管的源极连接所述第一电源电压输入端，所述第三P型MOS管的栅极连接所述第二P型MOS管的栅极以及所述第二P型MOS管的漏极；第四P型MOS管，所述第四P型MOS管的源极连接所述第一电源电压输入端，所述第四P型MOS管的栅极连接所述第二P型MOS管的栅极以及所述第二P型MOS管的漏极；第五P型MOS管，所述第五P型MOS管的源极连接所述第一电源电压输入端，所述第五P型MOS管的栅极连接所述第二P型MOS管的栅极以及所述第二P型MOS管的漏极；第六P型MOS管，所述第六P型MOS管的栅极连接所述第五控制输入端，所述第六P型MOS管的源极连接所述第三P型MOS管的漏极，所述第六P型MOS管的漏极连接所述第一偏置电压输出端；第七P型MOS管，所述第七P型MOS管的栅极连接所述第六控制输入端，所述第七P型MOS管的源极连接所述第四P型MOS管的漏极，所述第七P型MOS管的漏极连接所述第一偏置电压输出端；第八P型MOS管，所述第八P型MOS管的栅极连接所述第七控制输入端，所述第八P型MOS管的源极连接所述第五P型MOS管的漏极，所述第八P型MOS管的漏极连接所述第一偏置电压输出端；第三N型MOS管，所述第三N型MOS管的源极连接所述第一接地端，所述第三N型MOS管的漏极连接所述第八P型MOS管的漏极，所述第三N型MOS管的栅极以及所述第三N型MOS管的漏
极均连接所述第一偏置电压输出端；第四N型MOS管，所述第四N型MOS管的源极连接所述第一接地端，所述第四N型MOS管的栅极连接所述第三N型MOS管的栅极以及所述第一偏置电压输出端；第九P型MOS管，所述第九P型MOS管的源极连接所述第一电源电压输入端，所述第九P型MOS管的漏极连接所述第九P型MOS管的栅极，所述第九P型MOS管的漏极连接所述第四N型MOS管的漏极以及所述第二偏置电压输出端，所述第九P型MOS管的栅极连接所述第四N型MOS管的漏极以及所述第二偏置电压输出端；所述第一延时电路包括第一弱上拉P型MOS管、第一反相器以及第二反相器；所述第一弱上拉P型MOS管的源极连接所述第二电源电压输入端，所述第一弱上拉P型MOS管的漏极连接所述第六数据输入端；第一反相器，所述第一反相器包括第三电源电压输入端、第三接地端、第三偏置电压输入端、第四偏置电压输入端、第七数据输入端以及第七数据输出端，所述第三电源电压输入端连接所述第二电源电压输入端，所述第三接地端连接所述第二接地端，所述第三偏置电压输入端连接所述第一偏置电压输入端，所述第四偏置电压输入端连接所述第二偏置电压输入端，所述第七数据输入端连接所述第六数据输入端以及所述第一弱上拉P型MOS管的漏极，所述第七数据输出端连接所述第一弱上拉P型MOS管的栅极；第二反相器，所述第二反相器包括第四电源电压输入端、第四接地端、第五偏置电压输入端、第六偏置电压输入端、第八数据输入端以及第八数据输出端，所述第四电源电压输入端连接所述第二电源电压输入端，所述第四接地端连接所述第二接地端，所述第五偏置电压输入端连接所述第一偏置电压输入端，所述第六偏置电压输入端连接所述第二偏置电压输入端，所述第八数据输入端连接所述第六数据输出端以及所述第一弱上拉P型MOS管的漏极，所述第八数据输出端连接所述第六数据输出端。5.根据权利要求4所述的串化器，其特征在于，所述第一反相器包括第十P型MOS管、第十一P型MOS管、第五N型MOS管以及第六N型MOS管；所述第十P型MOS管的源极连接所述第三电源电压输入端，所述第十P型MOS管的栅极连接所述第四偏置电压输入端；所述第十一P型MOS管的源极连接所述第十P型MOS管的漏极，所述第十一P型MOS管的栅极连接所述第七数据输入端，所述第十一P型MOS管的漏极连接所述第一弱上拉P型MOS管的栅极；所述第五N型MOS管的漏极连接所述第十一P型MOS管的漏极，所述第五N型MOS管的栅极连接所述第七数据输入端；所述第六N型MOS管的漏极连接所述第五N型MOS管的源极，所述第六N型MOS管的栅极连接所述第三偏置电压输入端，所述第六N型MOS管的源极连接所述第三接地端；所述第二反相器包括第十二P型MOS管、第十三P型MOS管、第七N型MOS管以及第八N型MOS管；所述第十二P型MOS管的源极连接所述第四电源电压输入端，所述第十二P型MOS管的栅极连接所述第四偏置电压输入端；所述第十三P型MOS管的源极连接所述第十二P型MOS管的漏极，所述第十三P型MOS管的栅极连接所述第一弱上拉P型MOS管的栅极，所述第十三P型MOS管的漏极连接所述第七数据
输出端；所述第七N型MOS管的漏极连接所述第十三P型MOS管的漏极以及所述第七数据输出端，所述第七N型MOS管的栅极连接所述第一弱上拉P型MOS管的栅极；所述第八N型MOS管的漏极连接所述第七N型MOS管的源极，所述第八N型MOS管的栅极连接所述第三偏置电压输入端，所述第八N型MOS管的源极连接所述第四接地端。6.一种解串器，其特征在于，包括：多个第二延时模块，所述第二延时模块用于对输入的串行数据进行延时处理输出并行数据，所述第二延时模块包括第八控制输入...

【专利技术属性】
技术研发人员：马艳，
申请(专利权)人：牛芯半导体深圳有限公司，
类型：新型
国别省市：