FPGA芯片及FPGA子芯片的互联方法技术

本发明专利技术提供了一种FPGA芯片，包括至少两颗FPGA子芯片和至少一条高速串行通道，通过所述高速串行通道连接位于不同所述FPGA子芯片上的高速串行接口，其中，所述高速串行通道的数量不小于所述FPGA子芯片的数量，或所述高速串行通道的数量比所述FPGA子芯片的数量少1。所述FPGA芯片中，通过所述高速串行通道连接位于不同所述FPGA子芯片上的高速串行接口，相比于采用硅中间层进行互联，在实现相同功能的情况下，减少了FPGA子芯片之间互联线的数量，且无需额外的代工厂进行加工，极大的降低了成本。本发明专利技术还提供了一种FPGA子芯片的互联方法。本发明专利技术还提供了一种FPGA子芯片的互联方法。本发明专利技术还提供了一种FPGA子芯片的互联方法。

【技术实现步骤摘要】
FPGA芯片及FPGA子芯片的互联方法


[0001]本专利技术涉及FPGA
，尤其涉及一种FPGA芯片及FPGA子芯片的互联方法。

技术介绍

[0002]随着通信领域对现场可编程门阵列(Field Programmable GateArray，FPGA)规模需求的持续增长，对FPGA单颗芯片的容量要求也越来越高，但由于受到芯片制造工艺的限制，单颗大尺度芯片的良率呈急剧下降的趋势，极大地增加了芯片的成本，所以通常的做法是用几颗小容量的FPGA芯片合封在一起构成大颗粒的FPGA芯片。
[0003]如图1所示，现今用于小容量FPGA之间的互联是采用硅中间层(Interposer)硅通孔技术(Through Silicon Via，TSV)采用并行线直连的方式来实现互联，这样互联线的根数会非常多，而且需要额外代工厂进行加工，极大地增加了成本。
[0004]因此，有必要提供一种新型的FPGA芯片及FPGA子芯片的互联方法以解决现有技术中存在的上述问题。

技术实现思路

[0005]本专利技术的目的在于提供一种FPGA芯片及FPGA子芯片的互联方法，减少FPGA子芯片之间互联线的数量，降低成本。
[0006]为实现上述目的，本专利技术的所述FPGA芯片，包括至少两颗FPGA子芯片和至少一条高速串行通道，通过所述高速串行通道连接位于不同所述FPGA子芯片上的高速串行接口，其中，所述高速串行通道的数量不小于所述FPGA子芯片的数量，或所述高速串行通道的数量比所述FPGA子芯片的数量少1。<br/>[0007]所述FPGA芯片的有益效果在于：通过所述高速串行通道连接位于不同所述FPGA子芯片上的高速串行接口，相比于采用硅中间层进行互联，在实现相同功能的情况下，减少了FPGA子芯片之间互联线的数量，且无需额外的代工厂进行加工，极大的降低了成本。
[0008]优选地，所述FPGA子芯片的数量大于2时，每一个所述FPGA子芯片均与两个所述FPGA子芯片连接。其有益效果在于：使每一个PFGA子芯片的地位等同，实用性更强。
[0009]进一步优选地，所述FPGA子芯片之间还通过双向接口连接，以实现所述FPGA子芯片之间的握手控制。
[0010]优选地，所述FPGA子芯片的时钟输入管脚与相邻所述FPGA子芯片的时钟输出管脚或片外时钟单元连接。其有益效果在于：便于实现不同的时钟域。
[0011]优选地，所述FPGA子芯片包括时钟管理单元，一个所述时钟管理单元与6～10条所述高速串行通道连接，以驱动所述高速串行通道。其有益效果在于：便于减小功耗和面积的开销。
[0012]进一步优选地，所述高速串行接口发射端的时钟相位为1，所述高速串行接口接收端的时钟相位为3。其有益效果在于：进一步减小功耗和面积的开销。
[0013]进一步优选地，所述时钟管理单元通过时钟树传输时钟信号，以实现对所述高速
串行通道的时钟控制。
[0014]优选地，两个所述高速串行接口分别为第一高速串行接口和第二高速串行接口，所述第一高速串行接口包括第一发射端和第一接收端，所述第二高速串行接口包括第二发射端和第二接收端，所述高速串行通道包括第一高速串行子通道和第二高速串行子通道，所述第一发射端的第一端和所述第一接收端的第二端均与所述第一高速串行子通道的一端连接，所述第二发射端的第二端和所述第二接收端的第一端均与所述第一高速串行子通道的另一端连接，所述第一发射端的第二端和所述第二接收端的第一端均与所述第二高速串行子通道的一端连接，所述第二发射端的第一端和所述第二接收端的第二端均与所述第二高速串行子通道的另一端连接。其有益效果在于：实现半双工通信，降低互连线的数量。
[0015]优选地，两个所述高速串行接口分别为第一高速串行接口和第二高速串行接口，所述第一高速串行接口包括第一发射端、第一接收端和第一发射抵消端，所述第二高速串行接口包括第二发射端、第二接收端和第二发射抵消端，所述高速串行通道包括第一高速串行子通道和第二高速串行子通道，所述第一发射端的第二端、所述第一接收端的第一端和所述第一发射抵消端的第一端均与所述第一高速串行子通道的一端连接，所述第二发射端的第二端、所述第二接收端的第一端和所述第二发射抵消端的第一端均与所述第一高速串行子通道的另一端连接，所述第一发射端的第一端、所述第一接收端的第二端和所述第一发射抵消端的第二端均与所述第二高速串行子通道的一端连接，所述第二发射端的第一端、所述第二接收端的第二端和所述第二发射抵消端的第二端均与所述第二高速串行子通道的另一端连接，所述第一发射端的第一端和第二端还分别与所述第一发射抵消端的第三端和第四端连接，所述第二发射端的第一端和第二端还分别与所述第二发射抵消端的第三端和第四端连接。其有益效果在于：实现全双工通信，降低互连线的数量。
[0016]本专利技术还提供了一种FPGA子芯片的互联方法，包括以下步骤：
[0017]S0：提供至少两颗FPGA子芯片和至少一条高速串行通道，其中，所述高速串行通道的数量不小于所述FPGA子芯片的数量，或所述高速串行通道的数量比所述FPGA子芯片的数量少1；
[0018]S1：通过所述高速串行通道连接位于不同所述FPGA子芯片上的高速串行接口。
[0019]所述FPGA子芯片的互联方法的有益效果在于：通过所述高速串行通道连接位于不同所述FPGA子芯片上的高速串行接口，不需要采用硅中间层进行互联，减少了FPGA子芯片之间互联线的数量，且无需额外的代工厂进行加工，极大的降低了成本。
[0020]优选地，所述FPGA子芯片的互联方法还包括连接不同FPGA子芯片之间的双向接口，以实现所述FPGA子芯片之间的握手控制。
[0021]优选地，所述FPGA子芯片的互联方法还包括将所述FPGA子芯片的时钟输入管脚与相邻所述FPGA子芯片的时钟输出管脚连接。
[0022]优选地，所述FPGA子芯片的互联方法还包括将所述FPGA子芯片的时钟输入管脚与片外时钟单元连接。
[0023]优选地，所述FPGA子芯片的互联方法还包括将部分所述FPGA子芯片的时钟输入管脚与相邻所述FPGA子芯片的时钟输出管脚连接，将部分所述FPGA子芯片的时钟输入管脚与片外时钟单元连接。
附图说明
[0024]图1为本专利技术现有技术中FPGA芯片的互联结构示意图；
[0025]图2为本专利技术一些实施例中两个高速串行接口连接示意图；
[0026]图3为本专利技术另一些实施例中两个高速串行接口连接示意图；
[0027]图4为本专利技术FPGA子芯片的互联方法的流程图；
[0028]图5为本专利技术一些具体实施例中FPGA芯片的结构示意图；
[0029]图6为本专利技术又一些具体实施例中FPGA芯片的结构示意图；
[0030]图7为本专利技术另一些具体实施例中FPGA芯片的结构示意图。
具体实施方式
[0031]为使本专利技术的目的、技术方案和优点更加清楚，下面将结合本专利技术的附图，对本发本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种FPGA芯片，其特征在于，包括至少两颗FPGA子芯片和至少一条高速串行通道，通过所述高速串行通道连接位于不同所述FPGA子芯片上的高速串行接口，其中，所述高速串行通道的数量不小于所述FPGA子芯片的数量，或所述高速串行通道的数量比所述FPGA子芯片的数量少1。2.根据权利要求1所述的FPGA芯片，其特征在于，所述FPGA子芯片的数量大于2时，每一个所述FPGA子芯片均与两个所述FPGA子芯片连接。3.根据权利要求1或2所述的FPGA芯片，其特征在于，所述FPGA子芯片之间还通过双向接口连接，以实现所述FPGA子芯片之间的握手控制。4.根据权利要求1所述的FPGA芯片，其特征在于，所述FPGA子芯片的时钟输入管脚与相邻所述FPGA子芯片的时钟输出管脚或片外时钟单元连接。5.根据权利要求1所述的FPGA芯片，其特征在于，所述FPGA子芯片包括时钟管理单元，一个所述时钟管理单元与6～10条所述高速串行通道连接，以驱动所述高速串行通道。6.根据权利要求5所述的FPGA芯片，其特征在于，所述高速串行接口发射端的时钟相位为1，所述高速串行接口接收端的时钟相位为3。7.根据权利要求5或6所述的FPGA芯片，其特征在于，所述时钟管理单元通过时钟树传输时钟信号，以实现对所述高速串行通道的时钟控制。8.根据权利要求1所述的FPGA芯片，其特征在于，两个所述高速串行接口分别为第一高速串行接口和第二高速串行接口，所述第一高速串行接口包括第一发射端和第一接收端，所述第二高速串行接口包括第二发射端和第二接收端，所述高速串行通道包括第一高速串行子通道和第二高速串行子通道，所述第一发射端的第一端和所述第一接收端的第二端均与所述第一高速串行子通道的一端连接，所述第二发射端的第二端和所述第二接收端的第一端均与所述第一高速串行子通道的另一端连接，所述第一发射端的第二端和所述第二接收端的第一端均与所述第二高速串行子通道的一端连接，所述第二发射端的第一端和所述第二接收端的第二端均与所述第二高速串行子通道的另一端连接。9.根据权利要求1所述的FPGA芯片，其特征在于，两个所述高速串行接口分别为第一高速...

【专利技术属性】
技术研发人员：周建冲，
申请(专利权)人：上海安路信息科技股份有限公司，
类型：发明
国别省市：