一种PCIE总线与AXI总线的桥接系统技术方案

本发明专利技术公开了一种PCIE总线与AXI总线的桥接系统，包括第一桥接模块、第二桥接模块和第三桥接模块；第一桥接模块，用于进行User寄存器的读写配置。第二桥接模块，用于将由AXI总线发送过来的AXI格式的输入数据流转换为PCIE格式传输至PCIE总线，完成输入数据流从AXI格式向PCIE格式的转换。第三桥接模块，将用于将PCIE总线发送过来的PCIE格式的输出数据流转换为AXI格式传输至AXI总线，完成输出数据流从PCIE格式向AXI格式的转换。通过实施本发明专利技术能够降低User端的控制复杂度，并提高数据传输效率。率。率。

【技术实现步骤摘要】
一种PCIE总线与AXI总线的桥接系统


[0001]本专利技术涉及数据交换网络
，尤其涉及一种PCIE总线与AXI总线的桥接系统。

技术介绍

[0002]PCIE(Peripheral Component Interconnect Express)是一种高速串行计算机扩展接口标准，是PCI规格的延伸。PCIE总线由英特尔(Intel)公司于2004年推出，最初是针对高速的声音与影像数据流处理所设计，后来用以提升量测装置到计算机内存的数据传输率。因PCIE总线的高性能和高带宽(目前最新的GEN5标准，一个通道单向速度可达到32Gbit/s,而且还有相当大的发展潜力，同时PCIE支持x1、x2、x4、x8、x16、x32多种通道模式伸缩性非常强，可以满足不同系统设备对数据传输带宽的不同需求)，所以几乎取代了以往所有的内部总线(包括AGP和PCI)。AXI(Advanced eXtensible Interface)是一种总线协议，该协议是ARM公司提出的AMBA3.0中最重要的部分，是一种面向高性能、高带宽、低延迟的片内总线。AMBA4.0将本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种PCIE总线与AXI总线的桥接系统，其特征在于，包括：第一桥接模块、第二桥接模块以及第三桥接模块；所述AXI总线包括第一AXI总线、第二AXI总线以及第三AXI总线；所述第一AXI总线与所述第一桥接模块连接，所述第二AXI总线与所述第二桥接模块连接，所述第三AXI总线与所述第三桥接模块连接；所述第一桥接模块，用于根据AXI协议对User寄存器的配置读写请求进行协议转换，并将协议转换后的配置读写请求通过所述第一AXI总线传输至User寄存器；以及，根据PCIE协议将User寄存器在接收配置读请求后所反馈的第一数据进行协议转换并传输至所述PCIE总线；其中，所述配置读写请求包括配置读请求以及配置写请求；所述第二桥接模块，用于根据PCIE协议对由第二AXI总线输入的输入数据流进行协议转换，并将协议转换后的输入数据流传输至PCIE总线；所述第三桥接模块，用于根据AXI协议对来自PCIE总线的输出数据流进行协议转换，并将协议转换后的输出数据流通过所述第三AXI总线输出。2.如权利要求1所述的PCIE总线与AXI总线的桥接系统，其特征在于，还包括DMA核控制器配置模块以及PCIE硬核；所述DMA核控制器配置模块分别与所述第一桥接模块和所述PCIE硬核连接；所述PCIE硬核分别与所述第二桥接模块和所述第三桥接模块连接；所述DMA核控制器配置模块，用于将User寄存器的配置读写请求传输至所述第一桥接模块；所述第一桥接模块将协议转换后的第一数据发送至所述DMA核控制器配置模块，以使所述DMA核控制器配置模块通过所述PCIE硬核将协议转换后的第一数据传输至所述PCIE总线；所述第二桥接模块通过所述PCIE硬核将协议转换后的输入数据流传输至PCIE总线；所述第三桥接模块通过所述PCIE硬核接收来自PCIE总线的输出数据流。3.如权利要求2所述的PCIE总线与AXI总线的桥接系统，其特征在于，所述第一AXI总线包括若干AXI4
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Lite总线；所述第二AXI总线包括若干AXI4
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Stream数据发送总线以及若干AXI4数据发送总线；所述第三AXI总线包括若干AXI4
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Stream数据接收总线以及若干AXI4数据接收总线。4.如权利要求3所述的PCIE总线与AXI总线的桥接系统，其特征在于，所述第二桥接模块包括：写请求组包模块、写仲裁模块、若干第一C2H数据缓存模块、若干第二C2H数据缓存模块、若干第一C2H数据参数提取模块以及若干第二C2H数据参数提取模块；所述写请求组包模块分别与所述PCIE硬核以及所述写仲裁模块连接；所述写仲裁模块还与各所述第一C2H数据缓存模块以及各所述第二C2H数据缓存模块连接；每一所述第一C2H数据缓存模块还分别与对应的AXI4
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Stream数据发送总线以及对应的第一C2H数据参数提取模块连接；每一所述第二C2H数据缓存模块还分别与对应的AXI4数据发送总线以及对应的第二C2H数据参数提取模块连接；所述由第二AXI总线输入的输入数据流包括：由各AXI4
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Stream数据发送总线输入的各第一输入数据流，以及由各AXI4数据发送总线输入的各第二输入数据流；每一所述第一C2H数据缓存模块，用于对所对应的AXI4
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Stream数据发送总线传输的第
一输入数据流的各第一TLP数据进行缓存；每一所述第一C2H数据参数提取模块，用于获取若干第一C2H描述符，并在每获取一第一C2H描述符时，根据第一C2H描述符提取若干第一TLP数据的第一TLP参数，继而将各所述第一TLP参数传输至对应的第一C2H数据缓存模块；其中，第一C2H数据缓存模块在每接收一第一TLP参数时，根据第一TLP参数生成第一写请求并将所述第一写请求传输至写仲裁模块；每一所述第二C2H数据缓存模块，用于对所对应的AXI4数据发送总线传输的第二输入数据流的各第二TLP数据进行缓存；每一所述第二C2H数据参数提取模块，用于获取若干第二C2H描述符，并在每获取一第二C2H描述符时，根据第二C2H描述符提取若干第二TLP数据的第二TLP参数，继而将各所述第二TLP参数传输至对应的第二C2H数据缓存模块，以使第二C2H数据缓存模块在每接收一第二TLP参数时，按AXI4协议组包发起DDR突发读请求至DDR；其中，DDR在收到所述DDR突发读请求后，通过对应的AXI 4数据发送总线向对应的第二C2H数据缓存模块传输所需缓存的第二TLP数据，以使对应的第二C2H数据缓存模块在检测到所需缓存的第二TLP数据缓存完毕后，根据所缓存的第二TLP数据的第二TLP参数生成第二写请求并将所述第二写请求传输至写仲裁模块；所述写仲裁模块，用于接收各所述第一C2H数据缓存模块所传输的第一写请求以及各所述第二C2H数据缓存模块所传输第二写请求并进行写请求仲裁；以及，根据仲裁结果将对应的TLP数据及TLP参数传输至写请求组包模块；所述写请求组包模块，用于根据PCIE协议将所接收的TLP数据进行协议转换，并将所接收的TLP参数作为协议转换后的TLP数据的首部，对协议转换后的TLP数据组包后传输至PCIE硬核。5.如权利要求4所述的PCIE总线与AXI总线的桥接系统，其特征在于，每一所述第一C2H数据参数提取模块，用于获取若干第一C2H描述符，并在每获取一第一C2H描述符时，根据第一C2H描述符提取若干第一TLP数据的第一TLP参数，具体包括：第一C2H数据参数提取模块获取若干第一C2H描述符，并在每获取一第一C2H描述符时，将第一C2H描述符的dst_addr参数作为首个第一TLP数据的基地址，将第一C2H描述符的blk_len参数作为第一C2H描述符所对应的多个第一TLP数据的总长度，根据所述dst_addr参数以及所述blk_len参数，以4Kbyte作为每一第一TLP数据的基地址与其长度之和的边界，提取出各第一TLP数据的基地址以及长度，获得各第一TLP数据的第一TLP参数。6.如权利要求5所述的PCIE总线与AXI总线的桥接系统，其特征在于，第一C2H数据缓存模块在每接收一第一TLP参数时，根据第一TLP参数生成第一写请求并将所述第一写请求传输至写仲裁模块，具体包括：第一C2H数据缓存模块在每接收一第一TLP参数时，检测当前所缓存的第一TLP数据的长度，并在当...

【专利技术属性】
技术研发人员：王炳松，边立剑，
申请(专利权)人：上海安路信息科技股份有限公司，
类型：发明
国别省市：