用于FPGA升级的离线下载器制造技术

本申请涉及集成电路领域，公开了一种用于FPGA升级的离线下载器。该离线下载器包括CPU单元、N组缓冲单元、N组并行的JTAG接口单元和多路选择器，该CPU单元配置有TAP控制器和TCK、TMS、TDI端口，每组缓冲单元的第一、第二和第三输入端分别与CPU单元的TCK、TMS、TDI端口连接，每组JTAG接口单元的TCK、TMS、TDI接口分别与该每组缓冲单元的第一、第二和第三输出端连接，每组缓冲单元的第四输入端与每组JTAG接口单元的TDO连接，该多路选择器的第一、第二和第三输入端分别与该每组缓冲单元的第四输出端连接，该多路选择器的输出端连接至该CPU单元的TDO端口。本申请的实施方式能够实现多个FPGA器件并行离线升级。器件并行离线升级。器件并行离线升级。

【技术实现步骤摘要】
用于FPGA升级的离线下载器


[0001]本申请涉及集成电路领域，特别涉及用于FPGA升级的离线下载器技术。

技术介绍

[0002]在可编程逻辑器件中，配置模块是整个FPGA/CPLD工作最基本的一个单元，用户在设计功能逻辑电路后，通常通过厂商EDA工具产生bit二进制文件，然后通过在线下载器将二进制文件固化到Flash存储器中。
[0003]对于脱机离线下载，目前常用的方案是：直接将待更新的二进制文件，通过烧录机烧写到Flash器件中，然后通过PCB加工将器件贴片至板级上。

技术实现思路

[0004]本申请的目的在于提供一种用于FPGA升级的离线下载器，能够实现多个FPGA器件并行离线升级。
[0005]本申请公开了一种用于FPGA升级的离线下载器，包括：
[0006]CPU单元，所述CPU单元配置有TAP控制器和TCK、TMS、TDI端口；
[0007]N组缓冲单元，每组缓冲单元的第一、第二和第三输入端分别与CPU单元的TCK、TMS、TDI端口连接；
[0008]N组并行的JTAG接口单元，每组JTAG接口单元的TCK、TMS、TDI接口分别与所述每组缓冲单元的第一、第二和第三输出端连接，每组缓冲单元的第四输入端与每组JTAG接口单元的TDO连接；
[0009]多路选择器，其中所述多路选择器的第一、第二和第三输入端分别与所述每组缓冲单元的第四输出端连接，所述多路选择器的输出端连接至所述CPU单元的TDO端口。
[0010]在一个优选例中，所述每组缓冲单元包含四组并行的缓冲器。
[0011]在一个优选例中，所述多路选择器通过拨码开关进行切换控制，以使返回信号TDO能被有效接收。
[0012]在一个优选例中，所述CPU单元为单片机、ARM或MCU。
[0013]在一个优选例中，所述N组并行的JTAG接口单元还用于连接待升级的N组FPGA器件。
[0014]在一个优选例中，所述离线下载器还包括分别与所述CPU单元连接的电源开关和存储介质接口单元，所述存储介质接口单元用于接入存储介质，该存储介质中存储有升级版本文件；
[0015]所述电源开关接通后，所述离线下载器直接从所述存储介质中下载所述升级版本文件至内存并通过所述TAP控制器进行N组FPGA的离线升级。
[0016]本申请实施方式中，与现有技术相比，至少包括以下优点：
[0017]通过CPU单元、N组缓冲单元、N组并行的JTAG接口单元和多路选择器构建路设计多路并行离线下载器，实现多个FPGA器件并行离线升级，提高FPGA升级效率。
[0018]本申请的说明书中记载了大量的技术特征，分布在各个技术方案中，如果要罗列出本申请所有可能的技术特征的组合(即技术方案)的话，会使得说明书过于冗长。为了避免这个问题，本申请上述
技术实现思路
中公开的各个技术特征、在下文各个实施方式和例子中公开的各技术特征、以及附图中公开的各个技术特征，都可以自由地互相组合，从而构成各种新的技术方案(这些技术方案均因视为在本说明书中已经记载)，除非这种技术特征的组合在技术上是不可行的。例如，在一个例子中公开了特征A+B+C，在另一个例子中公开了特征A+B+D+E，而特征C和D是起到相同作用的等同技术手段，技术上只要择一使用即可，不可能同时采用，特征E技术上可以与特征C相组合，则，A+B+C+D的方案因技术不可行而应当不被视为已经记载，而A+B+C+E的方案应当视为已经被记载。
附图说明
[0019]图1是根据本申请第一实施方式的用于FPGA升级的离线下载器的结构示意图。
具体实施方式
[0020]在以下的叙述中，为了使读者更好地理解本申请而提出了许多技术细节。但是，本领域的普通技术人员可以理解，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本申请所要求保护的技术方案。
[0021]部分概念的说明：
[0022]FPGA：Field Programmable Gate Array，现场可编程门阵列。
[0023]GPIO：General
‑
purpose input/output，通用IO。
[0024]JTAG：Joint Test Action Group，联合测试工作组。
[0025]为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请的实施方式作进一步地详细描述。
[0026]本申请的第一实施方式涉及一种用于FPGA升级的离线下载器，其结构如图1所示，该离线下载器包括CPU单元、N组缓冲单元、N组并行的JTAG接口单元和多路选择器。
[0027]该CPU单元配置有TAP控制器和TCK、TMS、TDI端口；每组缓冲单元的第一、第二和第三输入端分别与CPU单元的TCK、TMS、TDI端口连接；每组JTAG接口单元的TCK、TMS、TDI接口分别与该每组缓冲单元的第一、第二和第三输出端连接，每组缓冲单元的第四输入端与每组JTAG接口单元的TDO连接；该多路选择器的第一、第二和第三输入端分别与该每组缓冲单元的第四输出端连接，该多路选择器的输出端连接至该CPU单元的TDO端口。
[0028]其中，在CPU单元中配置TAP控制器的具体实现方式属于现有技术，在此不做赘述。
[0029]可选地，该每组缓冲单元包含四组并行的缓冲器。
[0030]可选地，该多路选择器通过拨码开关进行切换控制。TDO为外部待下载器件的输入信号，器件的ID等回读信息通过TDO传递，由于下载器路数比较多，离线下载器，在配置之前，为确保配置链路的连通性，可循环发送读取器件ID的指令，返回后，通过外部拨码开关切换，得到每一路的返回值。
[0031]可选地，该CPU单元为单片机、ARM或MCU。
[0032]可选地，该N组并行的JTAG接口单元还用于连接待升级的N组FPGA器件，离线下载器还包括分别与该CPU单元连接的电源开关和存储介质接口单元，该存储介质(诸如U盘/SD
卡/以太网)存储有升级版本文件；在电源开关接通后，该离线下载器直接从该存储介质中下载该升级版本文件至内存并通过该TAP控制器进行N组FPGA的离线升级。
[0033]可选地，该N组并行的JTAG接口单元还用于连接待升级的N组FPGA器件，离线下载器还包括分别与该CPU单元连接的电源开关、显示屏和存储介质接口单元，该存储介质(诸如U盘/SD卡/以太网)存储有JTAG链路连通校验文件和升级版本文件；在电源开关接通后，该离线下载器依次从该存储介质中下载JTAG链路连通校验文件、升级版本文件和下载校验文件至内存，并该TAP控制器依次下载JTAG链路连通校验文件、升级版本文件至N组FPGA，若验证通过，则在显示屏上“有目标器件”，否则在显示屏上显示“无目标器件”；升级完成后，读取下载校验文件，验证升级版本文件是否更新加载，若加载成功，则在显示屏上显示“下载成功”否则在显示屏上显示“下载失败本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于FPGA升级的离线下载器，其特征在于，包括：CPU单元，所述CPU单元配置有TAP控制器和TCK、TMS、TDI端口；N组缓冲单元，每组缓冲单元的第一、第二和第三输入端分别与CPU单元的TCK、TMS、TDI端口连接；N组并行的JTAG接口单元，每组JTAG接口单元的TCK、TMS、TDI接口分别与所述每组缓冲单元的第一、第二和第三输出端连接，每组缓冲单元的第四输入端与每组JTAG接口单元的TDO连接；多路选择器，所述多路选择器的第一、第二和第三输入端分别与所述每组缓冲单元的第四输出端连接，所述多路选择器的输出端连接至所述CPU单元的TDO端口。2.如权利要求1所述的用于FPGA升级的离线下载器，其特征在于，所述每组缓冲单元包含四组并行的缓冲器。3.如权利要求1所述的用于F...

【专利技术属性】
技术研发人员：王葵军，鄢波，贺昌平，文华武，
申请(专利权)人：上海安路信息科技股份有限公司，
类型：新型
国别省市：