输入缓冲电路制造技术

本发明专利技术提供了一种输入缓冲电路，包括热插拔信号处理单元、电平转换单元、最大值获取单元、接收单元、信号迟滞单元和缓冲单元，热插拔信号处理单元使得输入缓冲电路的输入信号和第一热插拔信号发生关联，最大值获取单元将输入缓冲电路的输入信号和输入输出缓冲器电源电压中的最大值作为输入缓冲电路的供电电压，以将输入输出缓冲器电源电压引入到输入缓冲电路中，接收单元用于接收第一控制信号、第二控制信号、第三控制信号、输入缓冲电路的供电电压，使得输入缓冲电路支持热插拔模式，并且能够在正常模式下将输入缓冲电路的供电电压与第二控制信号和第三控制信号发生关联，从而优化了缓冲单元输出的缓冲信号的占空比。优化了缓冲单元输出的缓冲信号的占空比。优化了缓冲单元输出的缓冲信号的占空比。

【技术实现步骤摘要】
输入缓冲电路


[0001]本专利技术涉及集成电路
，尤其涉及一种输入缓冲电路。

技术介绍

[0002]随着工艺的进步，金属氧化物半导体场效应晶体管栅氧化层厚度越来越薄，其耐压能力越来越弱，例如，在0.18μm制程下厚氧器件的耐压值为3.3V，而在28nm制程及28nm制程以下厚氧器件的耐压值为1.8V。而考虑到与其他芯片的电平兼容性，在先进制程设计下输入缓冲器时需使用3.3V的电压，因此，厚氧器件需要堆叠使用来满足各自的耐压特性，以满足芯片的寿命需求。
[0003]图1为现有技术输入缓冲器电路的电路示意图。参照图1，当输入信号pad为高电平时，即3.3V，利用MN1先将输入信号pad的电压降低至第二偏置电压ncas，而后在辅助电源电压域vccaux进行电平转换，最后传输至内核电压域vdd送至内核电路。由此可以看出，现有技术中的输入缓冲器电路在电平转换过程中与输入输出缓冲器电源电压无关，而与辅助电源电压vccaux和第二偏置偏压ncas相关。在辅助电源电压较低时，例如1.62V，输入信号pad的电压上升至1.3V左右，即可被判断为高电平，由于迟滞的存在，当输入信号pad的电压降低至0.9V时，即可被判断为低电平。
[0004]图2为图1所示输入缓冲器电路输入信号及缓冲信号关系示意图。参照图2，可以明确看出，采用图1的输入缓冲器电路，由于输入缓冲器电路在电平转换过程中与输入输出缓冲器电源电压无关，当输入信号pad较慢时，造成缓冲信号di的占空比恶化。
[0005]因此，有必要提供一种新型的输入缓冲电路以解决现有技术中存在的上述问题。

技术实现思路

[0006]本专利技术的目的在于提供一种输入缓冲电路，以优化输出的缓冲信号的占空比。
[0007]为实现上述目的，本专利技术的所述输入缓冲电路，包括：
[0008]热插拔信号处理单元，用于接收所述输入缓冲电路的输入信号、第一热插拔信号、所述第一热插拔信号的反信号和第一偏置电压，以输出用于指示进入热插拔模式或正常模式的第一控制信号；
[0009]电平转换单元，用于接收所述输入缓冲电路的输入信号、所述第一偏置电压和第二偏置电压，然后根据所述第一偏置电压和所述第二偏置电压对所述输入缓冲电路的输入信号进行电平转换，以输出第二控制信号，并输出所述第二偏置电压和所述输入缓冲电路的输入信号中的较小值作为第三控制信号；
[0010]最大值获取单元，用于接收所述输入缓冲电路的输入信号和输入输出缓冲器电源电压，然后输出所述输入缓冲电路的输入信号和输入输出缓冲器电源电压中的最大值作为所述输入缓冲电路的供电电压；
[0011]接收单元，用于接收所述第一控制信号、所述第二控制信号、所述第三控制信号、所述输入缓冲电路的供电电压、所述第一偏置电压和所述第二偏置电压，以使所述第二控
制信号与所述第一控制信号、所述第三控制信号、输入缓冲电路的供电电压、所述第一偏置电压和所述第二偏置电压发生关联，以输出下级传输信号；
[0012]信号迟滞单元，用于接收所述下级传输信号、第二热插拔信号以及辅助电源电压，然后根据所述第二热插拔信号和所述辅助电源电压去除所述下级传输信号中的噪声，以输出初级缓冲信号；以及
[0013]缓冲单元，用于接收所述初级缓冲信号，然后将所述初级缓冲信号的电压域转变为内核电压，以输出缓冲信号。
[0014]所述输入缓冲电路的有益效果在于：热插拔信号处理单元用于接收所述输入缓冲电路的输入信号、第一热插拔信号、所述第一热插拔信号的反信号和第一偏置电压，以输出用于指示进入热插拔模式或正常模式的第一控制信号，使得所述输入缓冲电路的输入信号和第一热插拔信号发生关联，电平转换单元用于接收所述输入缓冲电路的输入信号、所述第一偏置电压和第二偏置电压，然后根据所述第一偏置电压和所述第二偏置电压对所述输入缓冲电路的输入信号进行电平转换，以输出第二控制信号，并输出所述第二偏置电压和所述输入缓冲电路的输入信号中的较小值作为第三控制信号，最大值获取单元用于接收所述输入缓冲电路的输入信号和输入输出缓冲器电源电压，然后输出所述输入缓冲电路的输入信号和输入输出缓冲器电源电压中的最大值作为所述输入缓冲电路的供电电压，将输入输出缓冲器电源电压引入到所述输入缓冲电路中，而接收单元用于接收所述第一控制信号、所述第二控制信号、所述第三控制信号、所述输入缓冲电路的供电电压、所述第一偏置电压和所述第二偏置电压，以使所述第二控制信号与所述第一控制信号、所述第三控制信号、输入缓冲电路的供电电压、所述第一偏置电压和所述第二偏置电压发生关联，以输出下级传输信号，使得所述输入缓冲电路支持热插拔模式，并且能够在正常模式下将所述输入缓冲电路的供电电压与第二控制信号和第三控制信号发生关联，从而优化了所述缓冲单元输出的缓冲信号的占空比。
[0015]可选地，所述热插拔信号处理单元包括并联传输门单元、第一传输门、第一PMOS管、第二PMOS管、第一NMOS管，所述并联传输门单元的输入端用于接收所述第一热插拔信号和所述第一偏置电压，所述并联传输门单元的控制端用于接收所述第一热插拔信号和所述第一热插拔信号的反信号，所述并联传输门单元的输出端与所述第一传输门的第一控制端和所述第一NMOS管的栅极连接，所述第一传输门的第二控制端用于接收所述第一热插拔信号的反信号，所述第一传输门的输入端与所述第二PMOS管的漏极和所述第一PMOS管的漏极连接，所述第一PMOS管的源极和所述第二PMOS管的栅极均用于接收所述第一偏置电压，所述第一PMOS管的栅极和所述第二PMOS管的源极均用于接收所述输入缓冲电路的输入信号，所述第一NMOS管的漏极用于接收所述第一热插拔信号，所述第一NMOS管的源极和所述第一传输门的输出端连接共同输出所述第一控制信号。其有益效果在于：便于使所述第一热插拔信号和所述输入缓冲电路的输入信号发生关联，以输出用于指示进入热插拔模式或正常模式的第一控制信号。
[0016]可选地，所述并联传输门单元包括第二传输门和第三传输门，所述第二传输门的第一控制端和所述第三传输门的第二控制端均用于接收所述第一热插拔信号的反信号，所述第二传输门的第二控制端和所述第三传输门的第一控制端均用于接收所述第一热插拔信号，所述第二传输门的输入端用于接收所述第一热插拔信号，所述第三传输门的输入端
用于接收所述第一偏置电压，所述第二传输门的输出端和所述第三传输门的输出端均与所述第一传输门的第一控制端连接。其有益效果在于：便于根据所述第一热插拔信号和所述第一偏置电压向所述第一传输门的第一控制端发送信号，以对所述第一传输门起到控制作用。
[0017]可选地，所述电平转换单元包括第二NMOS管1021、第三NMOS管和第一反相器，所述第二NMOS管1021的漏极和所述第三NMOS管的栅极均用于接收所述输入缓冲电路的输入信号，所述第二NMOS管1021的栅极和所述第三NMOS管的漏极均用于接收所述第二偏置电压，所述第二NMOS管1021的源极与所述第一反相器的输入端连接，所述第一反相器的输出端输出所述本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种输入缓冲电路，其特征在于，包括：热插拔信号处理单元，用于接收所述输入缓冲电路的输入信号、第一热插拔信号、所述第一热插拔信号的反信号和第一偏置电压，以输出用于指示进入热插拔模式或正常模式的第一控制信号；电平转换单元，用于接收所述输入缓冲电路的输入信号、所述第一偏置电压和第二偏置电压，然后根据所述第一偏置电压和所述第二偏置电压对所述输入缓冲电路的输入信号进行电平转换，以输出第二控制信号，并输出所述第二偏置电压和所述输入缓冲电路的输入信号中的较小值作为第三控制信号；最大值获取单元，用于接收所述输入缓冲电路的输入信号和输入输出缓冲器电源电压，然后输出所述输入缓冲电路的输入信号和输入输出缓冲器电源电压中的最大值作为所述输入缓冲电路的供电电压；接收单元，用于接收所述第一控制信号、所述第二控制信号、所述第三控制信号、所述输入缓冲电路的供电电压、所述第一偏置电压和所述第二偏置电压，以使所述第二控制信号与所述第一控制信号、所述第三控制信号、输入缓冲电路的供电电压、所述第一偏置电压和所述第二偏置电压发生关联，以输出下级传输信号；信号迟滞单元，用于接收所述下级传输信号、第二热插拔信号以及辅助电源电压，然后根据所述第二热插拔信号和所述辅助电源电压去除所述下级传输信号中的噪声，以输出初级缓冲信号；以及缓冲单元，用于接收所述初级缓冲信号，然后将所述初级缓冲信号的电压域转变为内核电压，以输出缓冲信号。2.根据权利要求1所述的输入缓冲电路，其特征在于，所述热插拔信号处理单元包括并联传输门单元、第一传输门、第一PMOS管、第二PMOS管、第一NMOS管，所述并联传输门单元的输入端用于接收所述第一热插拔信号和所述第一偏置电压，所述并联传输门单元的控制端用于接收所述第一热插拔信号和所述第一热插拔信号的反信号，所述并联传输门单元的输出端与所述第一传输门的第一控制端和所述第一NMOS管的栅极连接，所述第一传输门的第二控制端用于接收所述第一热插拔信号的反信号，所述第一传输门的输入端与所述第二PMOS管的漏极和所述第一PMOS管的漏极连接，所述第一PMOS管的源极和所述第二PMOS管的栅极均用于接收所述第一偏置电压，所述第一PMOS管的栅极和所述第二PMOS管的源极均用于接收所述输入缓冲电路的输入信号，所述第一NMOS管的漏极用于接收所述第一热插拔信号，所述第一NMOS管的源极和所述第一传输门的输出端连接共同输出所述第一控制信号。3.根据权利要求2所述的输入缓冲电路，其特征在于，所述并联传输门单元包括第二传输门和第三传输门，所述第二传输门的第一控制端和所述第三传输门的第二控制端均用于接收所述第一热插拔信号的反信号，所述第二传输门的第二控制端和所述第三传输门的第一控制端均用于接收所述第一热插拔信号，所述第二传输门的输入端用于接收所述第一热插拔信号，所述第三传输门的输入端用于接收所述第一偏置电压，所述第二传输门的输出端和所述第三传输门...

【专利技术属性】
技术研发人员：张浩，
申请(专利权)人：上海安路信息科技股份有限公司，
类型：发明
国别省市：