基于静态配置数字电路的浮点数乘累加控制方法及系统技术方案

本发明专利技术提供了一种基于静态配置数字电路的浮点数乘累加控制方法，应用于乘累加器，所述乘累加器包括浮点数加法器，包括计算临时寄存器的所有输入周期和所有输出周期，若所述乘累加器的最后一次加运算的运行周期与任意所述输入周期相同，将所述浮点数加法器在最后一次加运算的运行周期输出的数据作为寄存数据寄存到所述临时寄存器中，若所述乘累加器的最后一次加运算的运行周期与任意所述输出周期相同，将所述临时寄存器中对应周期存储的数据作为所述浮点数加法器的第一输入值，将所述浮点数加法器在最后一次加运算的运行周期输出的数据作为所述浮点数加法器的第二输入值，极大的节约了硬件资源的使用。本发明专利技术还提供了一种浮点数乘累加控制系统。种浮点数乘累加控制系统。种浮点数乘累加控制系统。

【技术实现步骤摘要】
基于静态配置数字电路的浮点数乘累加控制方法及系统


[0001]本专利技术涉及浮点数乘累加器
，尤其涉及一种基于静态配置数字电路的浮点数乘累加控制方法及系统。

技术介绍

[0002]目前在设计浮点数的乘累加功能时，大部分设计倾向于将浮点数乘法器和浮点数累加器分解、重组实现，形成独立的完整乘累加模块，其带来的好处是减少乘法器的规格化还原过程和浮点数加法器的浮点数规格化分解和还原过程，但缺需要使用大量的硬件资源构建独立的浮点数乘累加功能。
[0003]公开号为CN108694038A的中国专利公开了一种专用处理块中的混合精度浮点运算电路，公开了混合精度的浮点数的乘法器、浮点数加法器实现过程以及通过级联的模式进行向量计算的方法的技术方案，但使用了大量的硬件资源构。
[0004]公开号为CN111767025A的中国专利公开了一种包括乘累加器的芯片、终端及浮点运算的控制方法，通过对浮点数的乘法器和浮点数加法器进行拆分和重组，形成一个新的乘累加模块，实现了乘累加功能，但使用了大量的硬件资源构。
[0005]因此，有必要提供一种新型的基于静态配置数字电路的浮点数乘累加控制方法及系统以解决现有技术中存在的上述问题。

技术实现思路

[0006]本专利技术的目的在于提供一种基于静态配置数字电路的浮点数乘累加控制方法及系统，节约了硬件资源的使用。
[0007]为实现上述目的，本专利技术的所述基于静态配置数字电路的浮点数乘累加控制方法，应用于乘累加器，所述乘累加器包括浮点数加法器，包括以下步骤：
[0008]获取所述浮点数加法器的延迟，根据所述浮点数加法器的延迟以及预设的乘累加循环的有效数据间隔计算临时寄存器的所有输入周期和所有输出周期；
[0009]判断所述乘累加器是否进入最后一次加运算状态，若判断所述乘累加器进入最后一次加运算状态，则开始进行所述乘累加器的最后一次加运算的周期计数，以得到所述乘累加器的最后一次加运算的运行周期，若判断所述乘累加器没有进入最后一次加运算状态，则将所述乘法器的输出值作为所述浮点数加法器的第一输入值，将所述浮点数加法器的输出值作为所述浮点数加法器的第二输入值；
[0010]得到所述乘累加器的最后一次加运算的运行周期后，判断所述乘累加器的最后一次加运算的运行周期是否与任意所述输入周期相同，若所述乘累加器的最后一次加运算的运行周期与任意所述输入周期相同，则将所述浮点数加法器在最后一次加运算的运行周期输出的数据作为寄存数据寄存到所述临时寄存器中；
[0011]得到所述乘累加器的最后一次加运算的运行周期后，判断所述乘累加器的最后一次加运算的运行周期是否与任意所述输出周期相同，若所述乘累加器的最后一次加运算的
运行周期与任意所述输出周期相同，则将所述临时寄存器中对应周期存储的数据作为所述浮点数加法器的第一输入值，将所述浮点数加法器在最后一次加运算的运行周期输出的数据作为所述浮点数加法器的第二输入值，若所述乘累加器的最后一次加运算的运行周期与所有所述输出周期不相同，则将数值0作为所述浮点数加法器的第一输入值和第二输入值。
[0012]所述基于静态配置数字电路的浮点数乘累加控制方法的有益效果在于：根据所述浮点数加法器的延迟以及预设的乘累加循环的有效数据间隔计算临时寄存器的所有输入周期和所有输出周期，判断所述乘累加器的最后一次加运算的运行周期是否与任意所述输入周期相同，若所述乘累加器的最后一次加运算的运行周期与任意所述输入周期相同，则将所述浮点数加法器在最后一次加运算的运行周期输出的数据作为寄存数据寄存到所述临时寄存器中，判断所述乘累加器的最后一次加运算的运行周期是否与任意所述输出周期相同，若所述乘累加器的最后一次加运算的运行周期与任意所述输出周期相同，则将所述临时寄存器中对应周期存储的数据作为所述浮点数加法器的第一输入值，将所述浮点数加法器在最后一次加运算的运行周期输出的数据作为所述浮点数加法器的第二输入值，极大的节约了硬件资源的使用。
[0013]优选地，所述根据所述浮点数加法器的延迟以及预设的乘累加循环的有效数据间隔计算临时寄存器的所有输入周期和所有输入周期包括初始化步骤，所述初始化步骤包括：
[0014]将第一次乘累加循环的输入数据个数初始化为所述浮点数加法器的延迟与数值1的和；
[0015]将第一次乘累加循环的有效数据间隔初始化为数值1；
[0016]将第一次乘累加循环的最后一次加运算的运行周期初始化为与所述浮点数加法器的延迟相同的值。
[0017]进一步优选地，所述根据所述浮点数加法器的延迟以及预设的乘累加循环的有效数据间隔计算临时寄存器的所有输入周期和所有输入周期还包括乘累加循环的输入数据个数计算步骤，所述乘累加循环的输入数据个数计算步骤包括：
[0018]将第i
‑
1次乘累加循环的输入数据个数除以数值2以得到第一过程值，然后将所述第一过程值与第i
‑
1次乘累加循环的输入数据个数最低位的值相加，以得到第i次乘累加循环的输入数据个数，i为大于1的自然数。其有益效果在于：便于计算乘累加循环的输入数据个数。
[0019]进一步优选地，所述根据所述浮点数加法器的延迟以及预设的乘累加循环的有效数据间隔计算临时寄存器的所有输入周期和所有输入周期还包括乘累加循环的有效数据间隔计算步骤，乘累加循环的有效数据间隔计算步骤包括：
[0020]将第i
‑
1次乘累加循环的有效数据间隔与数值2相加，以得到第i次乘累加循环的有效数据间隔。其有益效果在于：便于计算乘累加循环的有效数据间隔。
[0021]进一步优选地，所述根据所述浮点数加法器的延迟以及预设的乘累加循环的有效数据间隔计算临时寄存器的所有输入周期和所有输入周期还包括乘累加循环的最后一次加运算的运行周期计算步骤，所述乘累加循环的最后一次加运算的运行周期计算步骤包括：
[0022]将第i
‑
1次乘累加循环的输入数据个数最低位的值与第i
‑
1次乘累加循环的最后
一次加运算的运行周期相乘，以得到第二过程值；
[0023]将数值1减去所述第二过程值，再与数值1相加，以得到第三过程值；
[0024]将所述第三过程值、所述浮点数加法器的延迟以及第i
‑
1次乘累加循环的最后一次加运算的运行周期相加，以得到第i次乘累加循环的最后一次加运算的运行周期。其有益效果在于：便于计算乘累加循环的最后一次加运算的运行周期。
[0025]进一步优选地，所述根据所述浮点数加法器的延迟以及预设的乘累加循环的有效数据间隔计算临时寄存器的所有输入周期和所有输入周期还包括乘累加循环需要输入临时寄存器的数据个数计算步骤，所述乘累加循环需要输入临时寄存器的数据个数计算步骤包括：
[0026]将所述第一次乘累加循环的输入数据个数除以数值2，以得到第四过程值；
[0027]将所述第四过程值与所述第一次乘累加循环的输入数据个数最低位的值相加，然本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于静态配置数字电路的浮点数乘累加控制方法，应用于乘累加器，所述乘累加器包括浮点数加法器和乘法器，其特征在于，包括以下步骤：获取所述浮点数加法器的延迟，根据所述浮点数加法器的延迟以及预设的乘累加循环的有效数据间隔计算临时寄存器的所有输入周期和所有输出周期；判断所述乘累加器是否进入最后一次加运算状态，若判断所述乘累加器进入最后一次加运算状态，则开始进行所述乘累加器的最后一次加运算的周期计数，以得到所述乘累加器的最后一次加运算的运行周期，若判断所述乘累加器没有进入最后一次加运算状态，则将所述乘法器的输出值作为所述浮点数加法器的第一输入值，将所述浮点数加法器的输出值作为所述浮点数加法器的第二输入值；得到所述乘累加器的最后一次加运算的运行周期后，判断所述乘累加器的最后一次加运算的运行周期是否与任意所述输入周期相同，若所述乘累加器的最后一次加运算的运行周期与任意所述输入周期相同，则将所述浮点数加法器在最后一次加运算的运行周期输出的数据作为寄存数据寄存到所述临时寄存器中；得到所述乘累加器的最后一次加运算的运行周期后，判断所述乘累加器的最后一次加运算的运行周期是否与任意所述输出周期相同，若所述乘累加器的最后一次加运算的运行周期与任意所述输出周期相同，则将所述临时寄存器中对应周期存储的数据作为所述浮点数加法器的第一输入值，将所述浮点数加法器在最后一次加运算的运行周期输出的数据作为所述浮点数加法器的第二输入值，若所述乘累加器的最后一次加运算的运行周期与所有所述输出周期不相同，则将数值0作为所述浮点数加法器的第一输入值和第二输入值。2.根据权利要求1所述的基于静态配置数字电路的浮点数乘累加控制方法，其特征在于，所述根据所述浮点数加法器的延迟以及预设的乘累加循环的有效数据间隔计算临时寄存器的所有输入周期和所有输入周期包括初始化步骤，所述初始化步骤包括：将第一次乘累加循环的输入数据个数初始化为所述浮点数加法器的延迟与数值1的和；将第一次乘累加循环的有效数据间隔初始化为数值1；将第一次乘累加循环的最后一次加运算的运行周期初始化为与所述浮点数加法器的延迟相同的值。3.根据权利要求2所述的基于静态配置数字电路的浮点数乘累加控制方法，其特征在于，所述根据所述浮点数加法器的延迟以及预设的乘累加循环的有效数据间隔计算临时寄存器的所有输入周期和所有输入周期还包括乘累加循环的输入数据个数计算步骤，所述乘累加循环的输入数据个数计算步骤包括：将第i
‑
1次乘累加循环的输入数据个数除以数值2以得到第一过程值，然后将所述第一过程值与第i
‑
1次乘累加循环的输入数据个数最低位的值相加，以得到第i次乘累加循环的输入数据个数，i为大于1的自然数。4.根据权利要求3所述的基于静态配置数字电路的浮点数乘累加控制方法，其特征在于，所述根据所述浮点数加法器的延迟以及预设的乘累加循环的有效数据间隔计算临时寄存器的所有输入周期和所有输入周期还包括乘累加循环的有效数据间隔计算步骤，乘累加循环的有效数据间隔计算步骤包括：将第i
‑
1次乘累加循环的有效数据间隔与数值2相加，以得到第i次乘累加循环的有效
数据间隔。5.根据权利要求4所述的基于静态配置数字电路的浮点数乘累加控制方法，其特征在于，所述根据所述浮点数加法器的延迟以及预设的乘累加循环的有效数据间隔计算临时寄存器的所有输入周期和所有输入周期还包括乘累加循环的最后一次加运算的运行周期计算步骤，所述乘累加循环的最后一次加运算的运行周期计算步骤包括：将第i
‑
1次乘累加循环的输入数据个数最低位的值与第i
‑
1次乘累加循环的最后一次加运算的运行周期相乘，以得到第二过程值；将数值1减去所述第二过程值，再与数值1相加，以得到第三过程值；将所述第三过程值、所述浮点数加法器的延迟以及第i
‑
1次乘累加循环的最后一次加运算的运行周期相加，以得到第i次乘累加循环的最后一次加运算的运行周期。6.根据权利要求5所述的基于静态配置数字电路的浮点数乘累加控制方法，其特征在于，所述根据所述浮点数加法器的延迟以及预设的乘累加循环的有效数据间隔计算临时寄存器的所有输入周期和所有输入周期还包括乘累加循环需要输入临时寄存器的数据个数计算步骤，所述乘累加循环需要输入临时寄存器的数据个数计算步骤包括：将所述第一次乘累加循环的输入数据个数除以数值2，以得到第四过程值；将所述第四过程值与所述第一次乘累加循环的输入数据个数最低位的值相加，然后减去数值1，以得到第一次乘累加循环需要输入临时寄存器的数据个数；将第i次乘累加循环的输入数据个数除以数值2，以得到第五过程值；将第五过程值减去第i
‑
1次乘累加循环的输入数据个数最低位的值，然后与第i次乘累加循环的输入数据个数最低位的值相加，以得到第i次乘累加循环需要输入临时寄存器的数据个数。7.根据权...

【专利技术属性】
技术研发人员：马向华，边立剑，王文好，
申请(专利权)人：上海安路信息科技股份有限公司，
类型：发明
国别省市：