一种半导体存储器件分成多个柔性宏观芯片。时钟输入第一级电路设置在第一柔性宏观芯片中，响应于外部参考时钟信号，施加内部参考时钟信号和第一内部时钟信号。此外，一组命令输入第一级电路集中地设置在与柔性宏观芯片不同的第二柔性宏观芯片中。此时，第...

一种包括了一个程序存储器且能够以高速和低速模式之一操作的微型计算机，当ＣＰＵ被分别提供高速和低速时钟信号时可分别进行高速和低速操作。程序存储器包括高速和低速操作存储器。存储器控制器产生一个高速操作停止信号。时钟供给电路ＣＰＵ提供高速和低...

一种半导体动态随机存取存储器件可以在一个长的短脉冲周期内把数据位从存储单元中读出或写入存储单元中，该数据位在读／写数据总线与数据自锁电路之间传输，在该数据自锁电路与主／子读出放大器之间传输，以及在该主／子读出放大器与子位线对之间传输。该...

本发明公开了一种提高了备用存储单元阵列的替换效率的半导体存储器件。备用行地址判定电路为不同的存储体输出备用行选择信号，在为用一个备用存储单元阵列来替换某个存储体的字线使故障存储单元的行地址已经被编入程序时，备用行选择信号不会被输出给其它...

根据本发明的微型计算机，在正常操作和重写控制期间，备有不同的地址空间。因此，当修改重写控制程序时，在没有实际修改用户代码／数据的情况下，可以避免新用户代码／数据的产生。换句话说，微型计算机在正常操作期间的用户ＲＯＭ与在重写控制期间的重写...

一种可用于主存储器系统，图形存储器系统和诸如此类系统的具有数据压缩／解压缩功能的存储器大规模集成电路，其配有一个数据压缩／解压缩部。在此结构中，对存储器的压缩数据读取是利用压缩／解压缩部中的一个数据压缩器来进行的，对存储的压缩数据写入是...

在一个多值只读存储装置中，每一个用于存储对应Ｎ（Ｎ＝３，４…）的Ｎ个信息状态的多个存储单元被连接到多个，并且用于存储所说的Ｎ个信息状态的多个基准存储器单元被接到基准字线（ＷＬＲ′）一个字线选择电路（２′－１，２′－２）选择字线之一并选择...

本发明的半导体器件包括一个存储单元，其阈值设置为ｎ种阈值之一，包括：一条字线用以选择存储单元；一个Ｘ译码器来选择字线；一个读出放大器以放大存储单元的输出；ｎ－１个基准单元，其中设置了ｎ－１种阈值，用以放大每一个基准单元的输出；和ｎ－１个...

本发明可通过使交叉连接信号触发来反转极化强度，然后，在使直接连接信号触发、读出数据、执行写回操作且在数据输出时执行触发位和“异或”操作并输出数据之后，利用一开关电路来执行交叉连接。因此，在构成存储单元的两个铁电电容中，一个铁电电容在读操...

公开了一种半导体同步动态随机存取存储器件，它在块写模式下有输入／输出掩码功能，多个位线对被同时连接到一对已经在输入／输出掩码功能中被预充电电路（１５）充电至电源电压的数据线对（ＩＯＢＴ／ＩＯＢＮ）上，以阻止存储单元中的电流从差动放大器流...

提供一种半导体存储器件，在正常访问方式下能抑制读出放大器的峰值电流，并能实现高速访问，其包括两种读出放大器以及控制激活启动和完成时间的读出放大器控制电路。根据访问方式，读出放大器的激活启动和完成时间由读出放大器控制电路使其漂移，可以将Ａ...

在一铁电存储器中，避免了在读出数据之后的写入时间使数据颠倒的不正常动作。利用一晶体管使与一存储元件相连的两条公用线短路，这两条公用线是在写入新数据的准备阶段短路的，从而避免了由于在公用线之间的电位差而出现数据颠倒的不正常动作。

所公开的同步型半导体存储器具有：对一外部时钟输入自第一电平向第二电平的电平移动作出响应产生第一脉冲的一第一脉冲产生电路；以及对外部时钟输入以外的一第二信号输入的电平移动作出响应产生第二脉冲的一第二脉冲产生电路；对第一脉冲和第二脉冲两者作...

一种半导体动态随机读取存储装置具有平行排列的第一开路位线（ＢＬ０－ＢＬ３）和分别与第一开路位线相配的第二开路位线（ＣＢＬ０－ＣＢＬ３）以便形成位线对和一个在位线对之间共用的读出放大器（ＳＡ１１），以便增加表示从位线对顺序提供的数据位的电...

为了在控制装置时确定存储装置的输入接口电平，一恒压发生器用于产生恒压。接收恒压的比较器将恒压与第一或第二参考电压进行比较。第一和第二参考电压通过存储装置的外接管脚提供给所述比较器。连接控制器用于接收比较结果。连接控制器对应于与第一参考电...

内部同步信号发生电路输出内部同步信号ＩＣＬＫ１和ＩＣＬ２。短脉冲计数器输出内部列地址信号ＩＡＤＤ和最低内部列地址信号ＩＹ０。Ｄ－Ｆ／Ｆ路输入输入缓冲器的输出，并与ＩＣＬＫ１同步驱动写总线ＷＢＵＳ１。反相元件输入ＩＹ０。反相元件输入Ｄ－Ｆ...

本发明提供了一种半导体存储器包括一个用于产生冗余选择信号的冗余地址编程电路，一个用于接收冗余电路检测模式信号的电路，当在对冗余地址编程电路进行编程之前对冗余存储单元进行检测时，该电路有效，并且当冗余电路检测模式信号有效时产生输入地址的部...

本发明提供能防止因数据总线和时钟等的布线负载而引起的信号传输延迟、和因歪斜失真等而引起的误动作的半导体存储装置。在把从存储器控制器ＭＣ来的基准时钟信号ＲＣＬＫ用的信号线连往配置在最远端的存储元件群Ｍ＃ｎ之后，再从该存储元件群Ｍ＃ｎ到最近...

一种半导体存储器件，其包含主存储部分；从存储部分，其中从存储部分由多个存储单元组和设置在所述主存储部分与所述从存储部分之间的双向数据传输电路构成，其特征在于，所述主存储部分的任意区域与多个所述存储单元组间的双向数据传输及读或写操作都同时...

一种半导体存储器件，包含一主存储部分，一由多个存储单元组构成的主存储部分及设置在所述主存储部分和所述从存储部分之间的双向数据传输电路，其特征在于，所述主存储部分的电源电压与所述从存储部分的彼此不同。因此，本发明的半导体集成电路具有适于通...