用于存储装置中的输入接口电平识别器制造方法及图纸

为了在控制装置时确定存储装置的输入接口电平，一恒压发生器用于产生恒压。接收恒压的比较器将恒压与第一或第二参考电压进行比较。第一和第二参考电压通过存储装置的外接管脚提供给所述比较器。连接控制器用于接收比较结果。连接控制器对应于与第一参考电压相关的比较结果在外接管脚与存储装置中的输入缓冲器间建立电连接。另一方面连接控制器防止外接管脚与输入缓冲器间的电连接。从而保证存储装置在ＬＶＴＴＬ电平下工作。（*该技术在2018年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种用于制造集成电路(IC)存储装置的改进技术，更具体地涉及一种输入接口电平识别器，其被设置在存储装置内，从而无需在IC生产过程中间一直确定存储器的输入接口电平。在现有技术中众所周知的是，通常LVTTL(低压晶体管－晶体管逻辑兼容)被用来限定被存储装置识别的电压电平。DRMAS(动态随机存取存储器)在LVTTL电平接收和提供数据。设置在DRAM中并被提供这些电平的输入缓冲器或接收器应能识别出一个电压将是高压还是低压。根据LVTTL规范，所有高于2.0伏特(即高输入电压(VIHmin))的电压被确定为高电压，所有低于0.8V伏特(最大输入低压(VILmax))的电压被确定为低压。最近，为了对LVTTL设计提供一种相对简单的升级路径，特别制定了一种SSIL(短线联端逻辑)规范或标准。SSTL规范的主要目的是改善在用线必须与大量支线相隔离情况下的操作。为了在SSTL电平下操作存储单元，用户需要确定一个参考电平VREF(通常大约为1.5V)。一般而言，SSTL规范规定所有高于(VREF+0.4)V的电压被认为是高压，而所有低于(VREF-0.4)V的电压被认为是低压。需注意的是，上述的±0.4V的值会随着诸如电路设计的不同而有些轻微变化。在1996年3月的日本电子工业协会的标准中公开的，一篇题目为“用于3.3V的短线串联端逻辑(SSTL.3)”中对SSTL标准进行了详细描述。作为一个实例，LVTTL可用于在高达100MHz下工作的存储装置，而SSTL用于在高于约100MHz的频率范围内工作的存储装置。此结果源于这样的事实，即SSTL电压波动(大约0.8V)远远小于LVTTL的电压波动(大约2.0V)。需明确的是在SSTL电平下操作的存储装置的工作性能标准要比在LVTTL电平下操作的装置的严格。在回到本专利技术之前，首先参考附图说明图1对与本专利技术相关的传统技术进行简单的描述。如图1中所示，接口电平识别器10包含保险丝12及连接控制器14。保险丝12设置在电源线Vcc与控制器14的输入端之间。假设当配备有接口电平识别器10的存储器芯片将在SSTL电平下被使用，保险丝12不会断开以向控制器14提供电源电压(Vcc)。也即，提供给连接控制器14的高逻辑电压(ViZ.Vcc)表示，存储器芯片将在SSTL电平下被使用。另一方面，如果上述存储芯片在LVTTL电平下工作，保险丝12在适宜的IC生产步骤中被切断，从而开路控制器14的输入端。芯片制造商会通知存储芯片用户该存储装置能否用在SSTL电平或LVTTL电平下。通过上述可以明确可用在LVTTL模式下省略的电线代替保险丝12。当使用了专用于SSTL电平上的存储芯片时，将参考电压VREF提供给外接端子16。一般为转换门形式的连接控制器14通过保险丝12对高逻辑电平(Viz.,Vcc)起反应，并将参考电压VREF转继或传输给通常为差分晶体管对形式的输入缓冲器18。因此，用上述的参考电压VREF(Viz.，在SSTL电平)通过数据输入管脚20提供给缓冲器18的电压确认为高或低逻辑电平。另一方面，在使用了工作在LVTTL电平下的存储芯片的情况下，不通过保险丝12向连接控制器14提供输入因此其不作为转换门进行工作。在此情况下，为安全起见，不向管脚16提供电压。因为输入缓冲器(Viz.，即差分晶体管对)16在LVTTL电平识别出提供到数据管脚20的电压。如上所述，在IC生产过程中要一直或特意地确定工作在SSTL或LVTTL电平下的存储装置，此后完成器件的性能特性。让我们假设这样一种情况，即专用于SSTL模式上的一给定的装置被发现不适于SSTL模式但可用于LVTTL电平。在此情况下，实际上不可能改变装置的接口模式，结果会降低优良产品的产量。因此本专利技术的一个目的是提供一种改进技术，通过其不必在IC生产过程中一直确定存储器的输入接口电平。简单地说，通过一些技术可实现这些目的，其中为了在操作装置时确定存储装置的输入接口电平，提供一个恒压发生器用产生恒压。被耦合用于接收恒压的比较器将恒压与第一或第二参考电压进行比较。第一和第二参考电压被选择性地通过存储装置的外部管脚提供给比较器。被耦连的连接控制器用于接收已从比较器产生出的比较结果。对应于与第一参考电压相关的比较结果，连接控制器在设在存储装置中的外部管脚与输入缓冲器之间建立电连接。例如，第一参考电压被用以在短线串联端逻辑(SSTL)电平下控制存储装置。另一方面，对应于和第二参考电压相关的比较结果，连接控制器防止外部管脚与输入缓冲器间的电连接。因此，连接控制器保证存储装置在低压晶体管－晶体管逻辑(LVTTL)电平下工作。根据本专利技术的设置在存储装置中的接口电平识别器包含一用于产生恒定电压的恒压发生器，一耦连用于接收恒压的比较器；比较器将恒压与第一或第二参考电压进行比较，第一和第二参考电压通过存储装置的外部管脚被选择性地提供给比较器；被耦连用于接收由比较器产生的比较结果的连接控制器，其对应于与第一参考电压相关的比较结果，在外部管脚与存储装置中的输入缓冲器间建立电连接。根据本专利技术另一方面的设置在存储装置中的接口电平识别器包含用于产生恒压的恒压发生器；被耦连用于接收恒压的比较器，其将恒压与第一或第二参考电压进行比较，第一和第二参考电压通过存储装置的外部管脚被选择性地提供给比较器；被耦连用于接收由比较器产生的比较结果的连接控制器，其对应于与第一参考电压相关的比较结果，保证第一参考电压通过；及一被耦连用于锁存来自连接控制器的第一参考电压的锁存器，将锁存的第一参考电压提供给存储装置中的输入缓冲器。通过下面结合相应附图的描述会对本专利技术的特征及优点有更清楚的了解，其中用相同的标号代表类似的元件。图1为在序言的一段内容中做参考的传统接口电平控制器的示意图2为本专利技术第一实施例的方框图；图3为图2中所示方框内细节的方框图；及图4为第二实施例的方框图，在其中已略去了图2中已示出的方框。下面将参考图2和图3对本专利技术第一实施例进行描述。如图2中所示，接口电平识别器30包含一恒压发生器32、一比较器34及一连接控制器36。除此之外，第一实施例基本上与图1中所示的传统结构相同。连接控制器36与图4的对应物类似并采用转换门的形式。为了简化描述的目的，除非内容所需，否则将省略已参考图1描述过的方框或部分内容。本专利技术的一个目的是消除在IC生产过程中需一直确定输入接口模式的缺点。图3示出图2的方框32和34的电路结构，它们在现有技术中是公知的。图3中所示的恒压发生器32是由两个电阻R1和R2组成的电压分配器。另一方面，比较器包括两个P沟道晶体管P1和P2，它们形成一个电流镜像电路，比较器还包括三个构成差分放大器的n沟道晶体管N1-N3。为了便于描述，假设用于SSTL模式的参考电压VREF为大约1.5V而电源Vcc大约为3.3V。另外，假设恒压发生器32产生一个大约2.4V的电压Vn。当用户根据厂商的指示想在SSTL模式下使用存储装置时，他可将VREF提供到管脚16。因此在此情况下比较器3.4产生高逻辑电平，其被提供给连接控制器36。因此，提供到管脚16的VREF被通过连接控制器36输送到输入缓冲器18。另一方面，当用户根据厂商指示想在LVLTT模式下使用存储装本文档来自技高网...

【技术保护点】
一种在存储装置中设置的接口电平识别器，其特征在于包含：一用于产生恒压的恒压发生器；一被耦连用于接收所述恒压的比较器，所述比较器将所述恒压与第一或第二参考电压进行比较，所述第一及第二参考电压通过所述存储装置的外接管脚被选择地提供给所述 比较器；及一被耦连用于接收从所述比较器产生的比较结果的连接控制器，所述连接控制器对应于与所述第一参考电压相关的比较结果在所述外接管脚与所述存储装置中的输入缓冲器间建立电连接。

【技术特征摘要】
JP 1997-8-14 219466/971.一种在存储装置中设置的接口电平识别器，其特征在于包含一用于产生恒压的恒压发生器；一被耦连用于接收所述恒压的比较器，所述比较器将所述恒压与第一或第二参考电压进行比较，所述第一及第二参考电压通过所述存储装置的外接管脚被选择地提供给所述比较器；及一被耦连用于接收从所述比较器产生的比较结果的连接控制器，所述连接控制器对应于与所述第一参考电压相关的比较结果在所述外接管脚与所述存储装置中的输入缓冲器间建立电连接。2.根据权利要求1所述的接口电平识别器，其特征在于所述第一参考电压被用于在短线串联端逻辑(SSTL)电平下操作所述存储装置。3.根据权利要求1所述的接口电平识别器，其特征在于所述连接控制器对应于与所述第二参考电压相关的比较结果防止所述外接管脚与所述输入缓冲器间的电连接，从而保证所述存储装置在低压晶体管－晶体管逻辑(LVTTL)电平下工作。4.根据权利要求1所述的接口电平识别器，其特征在...

【专利技术属性】
技术研发人员：赤司俊一，
申请(专利权)人：日本电气株式会社，
类型：发明
国别省市：JP[日本]