存储器件的柱结构以及方法技术

一种形成存储器件的方法。所述方法提供具有表面区域的半导体基板。形成第一介电层覆盖所述半导体基板的表面区域。形成底层布线结构覆盖所述第一介电层，并且形成第二介电材料覆盖所述顶层布线结构。形成底层金属阻挡材料，以提供与所述底层布线结构的金属与金属接触。所述方法通过图案化并蚀刻包括所述底层金属阻挡材料、接触材料、开关材料、导电材料以及顶层阻挡材料的材料堆叠物形成柱结构。在蚀刻期间，无论是否将所述柱结构与所述底层布线结构对齐，所述柱结构均保持与所述底层布线结构的金属与金属接触。与所述底层布线结构成一个角度地形成顶层布线结构覆盖所述柱结构。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及开关器件。更具体地，本专利技术提供了一种用于形成具有理想特性的非易失阻性开关存储器件的结构和方法。
技术介绍
半导体器件的成功曾经主要是由密集型晶体管缩减工艺所推动的。然而，随着场效应晶体管(FET)接近小于100纳米的尺寸，例如短沟道效应的问题开始阻碍器件的正确操作。此外，随着器件尺寸的减小，基于晶体管的存储器(例如那些通常被称为闪存的存储器)的其它性能可能退化。例如，闪存器件的编程通常需要高电压。高电压会导致介电击穿，并增加了干扰机制的可能性。闪存是一类非易失性存储器件。已经开发了其它非易失性随机存取存储(RAM)器件作为下一代存储器件，如铁电RAM (Fe RAM)、磁阻RAM (MRAM)、有机RAM (0RAM)、相变RAM (PCRAM)以及其它。这些器件经常需要与基于硅的器件耦接的新的材料和器件结构，以形成存储单元。然而，这些新的存储单元通常缺乏一种或多种关键属性，这阻碍了它们在大批量生产中广泛采用。例如，FeRAM和MRAM器件具有快速的开关特征(即在“O”和“ I ”之间切换的时间)以及良好的编程持久性，但它们的制造和标准的硅制造不兼容，并且生成的存储单元可能不易于缩减到小尺寸。PCRAM器件的开关使用焦耳热，这固有地具有高能耗。有机RAM或ORAM与基于硅的大批量制造不兼容，并且器件可靠性经常较差。因此，从上文中，期望一种可以缩减到较小尺寸的改进半导体存储器件及技术。
技术实现思路
本专利技术涉及存储器件。更具体地，根据本专利技术的实施例提供了一种用于形成开关器件的阵列的多个柱结构的方法。允许用柱结构来制造高密度存储器。所述方法已经被应用于非易失性存储器件，但应该认识到，根据本专利技术的实施例可以有更加广泛的应用范围。在特定实施例中，提供了一种用于形成开关器件的柱结构的方法。所述方法包括:提供具有表面区域的半导体基板，并形成第一介电层覆盖所述半导体基板的表面区域。形成底层布线结构覆盖所述第一介电层。在特定实施例中，所述底层布线结构至少包括第一导电材料，如金属材料。形成第二介电材料覆盖所述顶层布线结构。在特定实施例中，所述第二介电材料被平坦化，以暴露底层布线结构表面。所述方法包括形成底层金属阻挡材料覆盖第二介电层表面以及所述底层布线结构表面。在特定实施例中，所述底层金属阻挡材料形成与所述底层布线结构的金属与金属接触(metal-to-metal contact)。所述方法沉积接触材料覆盖所述底层布线材料，并且沉积开关材料覆盖所述接触材料。在特定实施例中，形成导电材料覆盖所述开关材料，并且形成顶层阻挡材料覆盖所述导电材料。在特定实施例中，所述方法执行图案化和蚀刻工艺，以至少由所述底层金属阻挡材料、所述接触材料、所述开关材料、所述导电材料以及所述顶层阻挡材料形成多个柱结构。在某些实施例中，所述柱结构与所述底层布线结构不对齐，并保持与所述底层布线结构的金属与金属接触。形成第三介电材料至少覆盖所述多个柱结构，并且平坦化所述第三介电材料以暴露所述柱结构的表面区域。所述方法接着形成至少包括第二导电材料的顶层布线结构至少覆盖所述柱结构的暴露的表面区域。通过本专利技术的多个方式可以实现很多优点。例如，本专利技术提供了一种形成开关器件的柱结构的方式，其中该开关器件的柱结构可以用在高密度非易失性存储器件中。在特定实施例中，所述方法在保持与布线结构的电接触的同时提供了较不严格的蚀刻条件来形成柱结构，以使开关器件正常运行。在特定实施例中，本专利技术提供了一种用于制造高密度存储器件的高产量方法。底层布线结构与柱结构之间的金属与金属接触放松了柱结构精确覆盖底层布线结构的要求，这提高了器件产量。另外，本方法将器件的制造过程分段为形成垂直的布线结构和柱结构的每一个。与在一个步骤中蚀刻存储单元和进行布线相比，随着这些柱结构的每一个的高宽比结构的高和宽的比率降低，蚀刻这些柱结构的每一个会更容易。另外，用各个介电材料填充缝隙也会因降低高宽比而更简单。根据本申请，可以实现这些优点的一个或多个。本领域技术人员将会认识到其它变化、修改以及替代。附图说明图1-图17是示出了依据本专利技术的实施例的形成存储器件的方法的简图。图18是示出了依据本专利技术的实施例的开关器件的器件结构的简图。具体实施例方式本专利技术总体上涉及一种开关器件。更具体地，本专利技术的实施例提供了一种用于形成多个阻性开关器件的结构和方法，其中每个阻性开关器件都具有柱结构。本专利技术已经被应用于制造高密度非易失性存储器件。但是应该认识到，根据本专利技术的实施例将具有更加广泛的应用范围。图1-图17示出了依据本专利技术的实施例的形成开关器件的方法。这些附图仅仅是例子，而不应过度地限制本申请的权利要求。本领域技术人员将会认识到其它的变化、修改以及替代。如图1所不，提供了具有表面区域104的基板102。在特定实施例中，基板可以是半导体基板。依据本申请，半导体基板可以是单晶硅晶片、硅锗晶片或绝缘基板上硅(通常被称作SOI)以及类似物。依据实施例，基板上可以形成有一个或多个器件，例如一个或多个晶体管器件。在特定实施例中，该一个或多个器件可以被操作为耦接到开关器件。参考图2，所述方法形成第一介电材料202覆盖半导体基板的表面区域。依据实施例，第一介电材料可以是合适的介电材料，例如氧化硅、氮化硅或它们的组合。依据本申请，可以使用例如化学气相沉积(CVD)工艺的技术来沉积第一介电材料，其中所述CVD工艺包括等离子体增强化学气相沉积或低压化学气相沉积。例如，依据实施例，可以使用硅烷、乙娃烧、合适的氯娃烧或TEOS以及其它合适的含娃材料来形成氧化娃。在特定实施例中，所述方法形成第一粘合层302覆盖第一介电材料。第一粘合层可以是钛、氮化钛、钽、氮化钽、或氮化钨或这些材料的组合。在特定实施例中，可以使用例如溅射的物理气相沉积工艺来沉积第一粘合层。还可以使用例如化学气相沉积的技术，其中化学气相沉积使用合适前驱物。例如，可以通过首先在第一介电材料上沉积钛金属，接着通过溅射氮化钛材料来形成粘合层302。参考图4，所述方法形成第一布线材料402覆盖第一粘合层。第一布线材料可以是钨、铜、铝或其它合适的金属材料，包括合金。可以使用如物理气相沉积、蒸发、化学气相沉积、例如电镀的电化学方法、或来自液体介质的无电极沉积、或其它合适的沉积技术的技术并包括这些技术的组合，来沉积第一布线材料。在某些实施例中，第一布线材料可以是掺杂的半导体材料，如掺杂的硅材料。在特定实施例中，第一粘合层用作第一布线材料与第一介电层之间的胶合层。在特定实施例中，通过在层302的顶层上溅射形成钨，以形成层402。钨可以具有100纳米到1000纳米厚之间的厚度，并且优选具有200纳米到500纳米厚之间的厚度。如图5所不,所述方法执行第一图案化和蚀刻工艺506,以形成第一布线结构502。在特定实施例中，第一布线结构包括第一布线材料和第一粘合材料。如所不出的，第一布线结构的特征是宽度504。第一图案化和蚀刻工艺包括形成掩模层覆盖第一布线材料，接着是蚀刻工艺。依据本申请，掩模层可以是有机光致抗蚀剂材料或是硬掩模。在特定实施例中，作为例子，将钨当作第一布线材料，第一粘合层可以是氮化钛。在特定实施例中，蚀刻工艺可以用例如CF4的含氟物做蚀刻剂。在特定实施例中，第一布线结构可以本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】2010.06.11 US 61/354,1661.一种形成存储器件的柱结构的方法，包括: 提供具有表面区域的半导体基板； 形成第一介电层覆盖所述半导体基板的表面区域； 形成第一布线结构覆盖所述第一介电层，所述第一布线结构至少包括第一导电材料； 形成第二介电材料覆盖所述第一布线结构； 形成平坦化的第二介电层表面，暴露第一布线结构表面； 形成底层金属阻挡材料覆盖包括所述第一布线结构表面的所述第二介电层表面，所述底层金属阻挡形成与所述第一布线结构的金属与金属接触； 沉积接触材料覆盖所述底层金属阻挡材料； 沉积开关材料覆盖所述接触材料； 沉积导电材料覆盖所述开关材料； 沉积顶层阻挡材料覆盖所述导电材料； 执行图案化和蚀刻工艺，以至少由所述底层金属阻挡材料、所述接触材料、所述开关材料、所述导电材料以及所述顶层阻挡材料形成多个柱结构； 沉积第三介电材料至少覆盖所述多个柱结构，所述第三介电材料具有非平坦表面区域； 平坦化所述第三介电材料，暴露所述柱结构的表面区域，所述柱结构的表面区域包括所述顶层阻挡材料的表面区域；以及 形成顶层布线结构至少覆盖所述柱结构的暴露的表面区域，所述顶层布线结构至少包括第二导电材料。2.如权利要求1所述的方法，其中，所述多个柱结构的每一个与所述第一布线结构对齐，以保持与所述第一布线结构的金属与金属接触。3.如权利要求1所述的方法，其中，在所述底层金属阻挡材料保持与所述第一布线结构的金属与金属接触的同时，所述多个柱结构的每一个与所述第一布线结构不对齐。4.如权利要求1所述的方法，其中，所述半导体基板包括在其上形成的一个或多个COMS器件，所述一个或多个CMOS器件被操作为耦接到所述存储器件。5.如权利要求1所述的方法，其中，所述第一布线结构和所述第二布线结构的每一个均至少包括钨、铝、铜或掺杂的半导体材料。6.如权利要求1所述的方法，其中，所述第二介电材料包括氧化硅、氮化硅或组合。7.如权利要求1所述的方法，其中，所述底层金属阻挡材料和所述顶层接触材料的每一个均包括粘合材料，所述粘合材料择自:钛、氮化钛、钽、氮化钽、钨、以及氮化钨或这些材料的组合。8.如权利要求7所述的方法，其中，所述底层金属阻挡材料包括厚度范围从约5纳米到约100纳米的氮化钛或氮化钨。9.如权利要求7所述的方法，其中，所述底层金属阻挡材料包括厚度范围从约10纳米到约35纳米的氮化钛或氮化钨。10.如权利要求7所述的方法，其中，所述顶层阻挡材料包括厚度范围从约5纳米到约100纳米的氮化钛或氮化钨。11.如权利要求1所述的方法，其中，所述接触材料包括多晶硅材料。12.如权利要求1...

【专利技术属性】
技术研发人员：S·B·赫纳，
申请(专利权)人：科洛斯巴股份有限公司，
类型：
国别省市：