积累型CMOS器件的制造方法及其结构技术

本发明专利技术提出一种积累型CMOS器件的制造方法，通过不超过5次光刻掩膜制造出完整的双阱场效应晶体管，大大简化了工艺流程；并且由于积累型CMOS不需要离子注入和杂质扩散形成源/漏区，从而减少了工艺的热预算；另外，nMOS和pMOS有源区之间，以及源/漏区接触和栅极接触之间的隔离均通过自对准的方式实现，从而降低失对准对器件尺寸的损害。

【技术实现步骤摘要】

本专利技术涉及半导体设计及制造
，特别涉及一种积累型 (accumulation-mode) CMOS器件的制造方法及其结构。
技术介绍
图1所示为现有技术中一个典型的双阱(nMOS和pM0S)CM0S工艺流程。在图1 所示的工艺流程中，从形成双阱至形成金属塞，至少需要实施十次光刻掩膜，工艺复杂成本高。并且在此过程中，多次运用离子掺杂技术，如倒掺杂阱、源/漏区注入、轻掺杂漏(LDD) 等工艺步骤，一方面它不利地增加了高温退火的热预算，另一方面也导致掺杂的随机起伏 (random-doping fluctuation，RDF)。另外，现有技术中接触的形成常采用对准工艺，随着器件尺寸的缩小，失对准(mis-alignment)对设计尺寸的损害也更加明显。因此，以简化 CMOS器件的制备工艺流程、降低成本、降低制备工艺中的各种缺陷为目标的新方法开发成为该领域研究热点之一。
技术实现思路
本专利技术的目的旨在至少解决上述技术问题之一，尤其是提出一种积累型CMOS结构的制备方法，大大简化工艺流程，并且避免高温热退火，减少整个流程的热预算，降低失对准对器件尺寸的损害。为达到上述目的，本专利技术一方面，提出一种积累型CMOS结构的制造方法，包括 A.形成第一衬底，所述第一衬底包括半导体基板和其上的第一掺杂类型的硅层；B.实施光刻(Mask 1)以在所述第一衬底上形成至少一个凸平台区和至少一个凹平台区，所述凸平台区包含所述第一掺杂类型的硅层，所述凹平台区不包含所述第一掺杂类型的硅层；C.在所述凸平台区和凹平台区的交界面上形成第一侧墙，作为第一浅槽隔离；D.在所述凹平台区的衬底上形成第二掺杂类型的硅层；E.覆盖所述第一衬底形成第二衬底，翻转所述器件，使所述第二衬底位于底部；F.去除位于顶部的所述第一衬底的半导体基板，以暴露所述第一掺杂类型的硅层和第二掺杂类型的硅层；G.在所述第二衬底上形成栅极材料层，并实施光刻(Mask 3)以形成至少一个栅极线，所述栅极线横跨所述第一侧墙并贯穿所述第一掺杂类型的硅层和第二掺杂类型的硅层；H.在所述栅极线以及第一侧墙的侧壁分别形成第二侧墙和第三侧墙；I.在所述栅极线两侧形成源/漏区金属材料层并实施光刻(Mask 4)，部分刻蚀所述源/漏区金属材料层以形成源/漏区和提升的源/漏区接触；J.实施光刻(Mask 5)，部分刻蚀所述栅极线以形成提升的栅极接触。在本专利技术一个可供选择的实施例中，在步骤D之后还包括实施光刻(Mask 2)以形成第二浅槽隔离，用于隔离相邻器件。在本专利技术一个优选的实施例中，步骤J中所述提升的栅极接触形成在所述栅极线与第一侧墙的交汇处。本专利技术另一方面，提出一种根据上述方法制造的积累型CMOS器件，其特征在于，包括衬底；形成在所述衬底上的至少一个nMOS区和一个pMOS区，以及形成在所述nMOS区和pMOS区之间的作为第一浅槽隔离的第一侧墙，其中，所述nMOS区和pMOS区分别包括形成在所述衬底上的至少一个栅极线，所述栅极线上形成有提升的栅极接触；形成在所述栅极线两侧的第二侧墙，以及形成在所述第一侧墙两侧的第三侧墙；形成在所述衬底上及所述栅极线两侧的源/漏区，所述源/漏区上形成有提升的源/漏区接触。在本专利技术一个可供选择的实施例中，所述器件包括第二浅槽隔离，以隔离相邻器件。在本专利技术一个优选的实施例中，所述提升的栅极接触形成在所述栅极线与第一侧墙的交汇处。通过本专利技术提出的积累型CMOS结构的制造方法，仅实施不超过5次光刻掩膜制造出完整的双阱场效应晶体管(FET)，大大简化了工艺流程；并且，采用极薄积累型M0SFET， 不需要扩散杂质形成源/漏区，从而降低了热预算；另外，nMOS和pMOS有源区之间通过侧墙工艺实现隔离的自对准，而源/漏区接触和栅极接触之间通过选择性刻蚀实现隔离的自对准，从而降低失对准对器件尺寸的损害。本专利技术附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本专利技术的实践了解到。附图说明本专利技术上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，本专利技术的附图是示意性的，因此并没有按比例绘制。其中图1为现有技术中典型的双阱CMOS工艺流程图；图2为本专利技术实施例的积累型CMOS器件的制造方法的流程图；图3-44为图2所示的制造方法的中间步骤示意图；图45-50为本专利技术实施例的积累型CMOS器件的结构示意图。具体实施例方式下面详细描述本专利技术的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本专利技术，而不能解释为对本专利技术的限制。下文的公开提供了许多不同的实施例或例子用来实现本专利技术的不同结构。为了简化本专利技术的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本专利技术。此外，本专利技术可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本专利技术提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之 “上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。本专利技术一方面，提出一种积累型CMOS器件的制造方法，仅通过不超过5次掩膜工艺制造出完整的双阱FET器件，大大简化了工艺流程，并且由于积累型CMOS不需要离子注入和杂质扩散形成源/漏区，极大地降低了热预算。如图1所示，为本专利技术实施例的积累型CMOS器件的制造方法的流程图，以下将结合示意图具体描述各步骤步骤A，形成第一衬底，所述第一衬底包括半导体基板100和其上的第一掺杂类型的硅层102，如图3所示。半导体基板100可以包括任何适合的半导体衬底材料，具体可以是但不限于单晶硅、单晶锗、单晶硅锗、GaAs、多晶硅、多晶锗、多晶硅锗或者任何III/V族化合物半导体及其组合的薄膜。具体地，在本专利技术优选的实施例中，半导体基板100采用体硅硅片，并在其表面形成外延层101，例如生长SiGe层；接着外延生长原位第一掺杂类型的硅层102，例如η型掺杂；然后形成氧化物层103，例如氧化硅。其中，优选地，外延层101的厚度为lO-lOOnm，硅层102的厚度为2_5nm。步骤B，实施光刻(Mask 1)以在所述第一衬底上形成至少一个凸平台区200和至少一个凹平台区201(本专利技术实施例的附图均以包含两个凸平台区和两个凹平台区的结构为例进行描述)，所述凸平台区200包含所述第一掺杂类型的硅层102，所述凹平台区201 不包含所述第一掺杂类型的硅层，如图4-6所示，其中，图4为立体图，图5为俯视图，图6 为沿图3中剖面线AA’的剖面图。具体地，在所述第一衬底上涂覆光刻胶，运用第一次掩膜(Mask 1)进行光刻，以形成图案化的光刻胶保护层，然后依次刻蚀未被保护的氧化物层 103及硅层102，部分刻蚀外延层101，优选地，外延层的刻蚀厚度为10-40nm，最后去除光刻胶，形成图3所示图平台区200和凹平台区20本文档来自技高网...

【技术保护点】
（Ｍａｓｋ　５），部分刻蚀所述栅极线以形成提升的栅极接触。型的硅层和第二掺杂类型的硅层；Ｈ．在所述栅极线以及第一侧墙的侧壁分别形成第二侧墙和第三侧墙；Ｉ．在所述栅极线两侧形成源／漏区金属材料层并实施光刻（Ｍａｓｋ　４），部分刻蚀所述源／漏区金属材料层以形成源／漏区和提升的源／漏区接触；Ｊ．实施光刻二衬底位于底部；Ｆ．去除位于顶部的所述第一衬底的半导体基板，以暴露所述第一掺杂类型的硅层和第二掺杂类型的硅层；Ｇ．在所述第二衬底上形成栅极材料层，并实施光刻（Ｍａｓｋ　３）以形成至少一个栅极线，所述栅极线横跨所述第一侧墙并贯穿所述第一掺杂类述第一掺杂类型的硅层，所述凹平台区不包含所述第一掺杂类型的硅层；Ｃ．在所述凸平台区和凹平台区的交界面上形成第一侧墙，作为第一浅槽隔离；Ｄ．在所述凹平台区的衬底上形成第二掺杂类型的硅层；Ｅ．覆盖所述第一衬底形成第二衬底，翻转所述器件，使所述第１．一种积累型ＣＭＯＳ器件的制造方法，其特征在于，包括以下步骤：Ａ．形成第一衬底，所述第一衬底包括半导体基板和其上的第一掺杂类型的硅层；Ｂ．实施光刻（Ｍａｓｋ　１）以在所述第一衬底上形成至少一个凸平台区和至少一个凹平台区，所述凸平台区包含所...

【技术特征摘要】

【专利技术属性】
技术研发人员：梁擎擎，钟汇才，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：11