半导体结构及其形成方法技术

本发明专利技术的实施例公开一种半导体结构，包括半导体衬底；位于所述半导体衬底上且由隔离部件隔开的第一有源区和第二有源区；以及在半导体衬底上形成的场效应晶体管。场效应晶体管还包括设置在所述半导体衬底上且从所述第一有源区延伸到所述第二有源区的栅叠件；源极和漏极形成在所述第一有源区上所述栅叠件介于源漏极之间。该半导体结构还包括在所述第二有源区上形成并且被配置为所述场效应晶体管的栅极接触件的掺杂部件。本发明专利技术的实施例还公开一种形成半导体结构的方法。

Semiconductor Structure and Its Formation Method

An embodiment of the present invention discloses a semiconductor structure, including a semiconductor substrate; a first active region and a second active region located on the semiconductor substrate separated by an isolating component; and a field effect transistor formed on the semiconductor substrate. The field effect transistor also includes a gate stack arranged on the semiconductor substrate and extending from the first active region to the second active region; the source and drain poles are formed on the first active region and the gate stack is between the source and drain poles. The semiconductor structure also includes doped components formed on the second active region and configured as gate contacts of the field effect transistor. An embodiment of the present invention also discloses a method for forming a semiconductor structure.

【技术实现步骤摘要】
半导体结构及其形成方法
技术介绍
集成电路形成在半导体衬底上，并且包括各种器件，例如晶体管、二极管和/或电阻器，各种器件经配置并且连接在一起成为功能电路。集成电路还包括核心器件和I/O器件。I/O器件通常在现场应用中经历高电压，并且设计为具有坚固的结构以经受高压应用。在现有的高压晶体管或I/O晶体管中，栅极结构设计有较大厚度的栅极介电层。然而，较厚的栅极介电层降低了界面状态的质量，从而在现场应用期间使器件产生更多噪声，例如闪烁噪声和随机电报信号(RTS)噪声。减薄栅极电介质厚度会降低高压性能。因此，需要有新的器件结构和为高压应用及其他应用制造相同的方法以解决上述问题。
技术实现思路
根据本专利技术的一个方面，提供了一种半导体结构，包括：半导体衬底；第一有源区和第二有源区，位于所述半导体衬底上且由隔离部件隔开；场效应晶体管，形成在所述半导体衬底上，其中，所述场效应晶体管包括：栅叠件，设置在所述半导体衬底上且从所述第一有源区延伸至所述第二有源区；和源极和漏极，形成在所述第一有源区上且所述栅叠件介于所述源极和漏极之间；以及掺杂部件，形成在所述第二有源区上并且被配置为所述场效应晶体管的栅极接触件。根据本专利技术的另一个方面，提供了一种半导体结构，包括：半导体衬底；第一有源区和第二有源区，位于所述半导体衬底上，其中，所述第一有源区和所述第二有源区通过隔离部件横向隔开；栅叠件，设置在所述半导体衬底上且从所述第一有源区延伸到所述第二有源区；源极和漏极，形成在所述第一有源区上并且所述栅叠件介于所述源极和所述漏极之间；以及掺杂部件，形成在第二有源区上且从所述栅叠件下面的第一区延伸到横向超出所述栅叠件的第二区，其中，所述源极、所述漏极和所述栅叠件被配置为场效应晶体管，并且所述掺杂部件被配置为所述场效应晶体管的所述栅叠件的栅极接触件。根据本专利技术的又一个方面，提供了一种形成半导体结构的方法，包括：在半导体衬底上形成隔离部件、第一有源区和第二有源区，其中，所述第一有源区和所述第二有源区通过所述隔离部件横向隔开；在所述半导体衬底上形成栅叠件，所述栅叠件从所述第一有源区延伸到所述第二有源区；在所述第一有源区上形成源极和漏极，并且位于所述第一有源区上且位于所述栅叠件下方的沟道介于所述源极和所述漏极之间；以及在所述第二有源区上形成掺杂部件，所述掺杂部件从所述栅叠件下面的第一区延伸到横向超出所述栅叠件的第二区，其中，所述源极、所述漏极、所述沟道和所述栅叠件被配置为场效应晶体管，所述掺杂部件被配置为所述场效应晶体管的所述栅叠件的栅极接触件。附图说明结合附图阅读详细说明和附图，可更好地理解本专利技术的各方面。应注意到，根据本行业中的标准惯例，各种特征不是按比例绘制。实际上，为论述清楚，各部件的尺寸可任意增加或减少。图1A是根据本专利技术的各个方面在一个实施例中构造的半导体器件结构的顶视图。图1B、1C和1D是根据一些实施例的分别沿着虚线AA’、BB’和CC’的图1A的半导体结构的截面图。图2是根据一些实施例的图1A的半导体结构中的晶体管栅极的示意图。图3是根据一些实施例的制造半导体结构的方法的流程图。图4A是根据本专利技术的各个方面在一个实施例中构造的半导体器件结构的顶视图。图4B、4C和4D是根据一些实施例的在制造阶段分别沿着虚线AA’、BB’和CC’的图4A的半导体结构的截面图。图5A是根据本专利技术的各个方面在一个实施例中构造的半导体器件结构的顶视图。图5B、5C和5D是根据一些实施例的在制造阶段分别沿着虚线AA’、BB’和CC’的图5A的半导体结构的截面图。图6A是根据本专利技术的各个方面在一个实施例中构造的半导体器件结构的顶视图。图6B、6C和6D是根据一些实施例的在制造阶段分别沿着虚线AA’、BB’和CC’的图6A的半导体结构的截面图。图7A是根据本专利技术的各个方面在一个实施例中构造的半导体器件结构的顶视图。图7B、7C和7D是根据一些实施例的在制造阶段分别沿着虚线AA’、BB’和CC’的图7A的半导体结构的截面图。图8是根据一些实施例的处于制造阶段的半导体结构的截面图。图9是根据一些实施例构造的具有鳍有源区的图1的半导体结构的截面图。图10是在其他实施例中根据本专利技术的各个方面构造的半导体器件结构的顶视图。具体实施方式以下公开为实现本专利技术的不同功能提供了诸多不同的实施例或者实例。下面描述了部件与布置的具体实例，以便简要说明本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可能会在各种实例中重复参考数字和/或字母。这种重复是为了简化和清楚，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。应理解，以下公开提供了多个实施例或实例，用于实现各实施例的不同特征。此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等空间关系术语来描述如图所示的一个元件或部件与另一元件或部件的关系。空间相对术语旨在包含除了附图所示的方向之外的使用或操作中的器件的不同方向。例如，如果图中的器件翻转，描述为“低于”或位于其他元件或功能件“下面”的元件将朝向其他元件或功能件的“上方”。因此，实例术语“下面”可包括上方或下方方向。该装置可调整为其他方向(旋转90度或者面向其他方向)，而其中所使用的空间相关叙词可做相应解释。图1A是根据本专利技术的各个方面的在一个实施例中构造的半导体结构(或工件)100的顶视图。图1B、1C和1D是根据一些实施例的半导体结构100的分别沿着虚线AA’、BB’和CC’的截面图。参考图1A至1D共同描述半导体结构100及其制造方法。在一些实施例中，半导体结构100形成在鳍有源区上并且包括鳍式场效应晶体管(FinFET)。在一些实施例中，半导体结构100形成在扁平鳍有源区上且包括平面场效应晶体管(FET)。半导体结构100包括双栅极电介质FET，双栅极电介质FET可以是n型、p型、具有n型FET(nFET)和p型FET(pFET)的互补MOSFET。作为仅用于说明而非限制的实例，双栅极电介质FET是nFET。半导体结构100包括衬底102。衬底102包括体硅衬底。或者，衬底102可包括：诸如晶体结构的硅或锗的元素半导体；化合物半导体，诸如硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；或它们的混合物。可能的衬底102也包括绝缘体上硅(SOI)衬底。SOI衬底通过使用注氧隔离(SIMOX)、晶圆接合和/或其他合适的方法来制造。衬底102还包括各种隔离部件，例如形成在衬底102上且在衬底102上限定各种有源区(例如第一有源区106和第二有源区108)的隔离部件104。隔离部件104利用隔离技术，例如硅的局部氧化(LOCOS)和/或浅沟槽隔离(STI)，以限定和电隔离各个区。隔离部件104包括氧化硅、氮化硅、氮氧化硅、其他合适的介电材料或它们的组合。隔离部件104通过任何合适的工艺形成。作为一个实例，形成STI部件包括使用光刻工艺来暴露衬底的部分、在衬底的暴露部分中蚀刻沟槽(例如，通过使用干蚀刻本文档来自技高网...

【技术保护点】
1.一种半导体结构，包括：半导体衬底；第一有源区和第二有源区，位于所述半导体衬底上且由隔离部件隔开；场效应晶体管，形成在所述半导体衬底上，其中，所述场效应晶体管包括：栅叠件，设置在所述半导体衬底上且从所述第一有源区延伸至所述第二有源区；和源极和漏极，形成在所述第一有源区上且所述栅叠件介于所述源极和漏极之间；以及掺杂部件，形成在所述第二有源区上并且被配置为所述场效应晶体管的栅极接触件。

【技术特征摘要】
2017.11.16 US 62/587,221;2018.08.13 US 16/102,1261.一种半导体结构，包括：半导体衬底；第一有源区和第二有源区，位于所述半导体衬底上且由隔离部件隔开；场效应晶体管，形成在所述半导体衬底上，其中，所述场效应晶体管包括：栅叠件，设置在所述半导体衬底上且从所述第一有源区延伸至所述第二有源区；和源极和漏极，形成在所述第一有源区上且所述栅叠件介于所述源极和漏极之间；以及掺杂部件，形成在所述第二有源区上并且被配置为所述场效应晶体管的栅极接触件。2.根据权利要求1所述的半导体结构，其中，所述掺杂部件在所述第二有源区上从位于所述栅叠件的第一侧的第一区延伸到位于所述栅叠件的第二侧的第二区，所述第二侧与所述第一侧相对。3.根据权利要求2所述的半导体结构，其中，所述栅叠件包括所述第一有源区上的第一栅极介电层和所述第二有源区上的第二栅极介电层，其中，所述第一栅极介电层具有第一厚度，所述第二栅极介电层具有第二厚度，所述第二厚度大于所述第一厚度。4.根据权利要求3所述的半导体结构，其中，所述栅叠件还包括设置在所述第一栅极介电层和所述第二栅极介电层上的栅电极，其中，所述栅电极是导电部件并且从所述第一有源区上的所述第一栅级介电层连续延伸到所述第二有源区上的所述第二栅极介电层，并且，没有导电部件直接置于所述栅电极上。5.根据权利要求2所述的半导体结构，其中，所述掺杂部件是用第一类型掺杂剂重掺杂的。6.根据权利要求5所述的半导体结构，还包括：掺杂阱，所述掺杂阱掺杂有与所述第一类型掺杂剂相反的第二类型掺杂剂，其中，所述掺杂阱从所述第一有源区延伸到所述第二有源区，并且，所述掺杂阱包围所述掺杂部件。7.一种半导体结...

【专利技术属性】
技术研发人员：高境鸿，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71