半导体器件制造技术

半导体器件。本文可提供一种半导体器件及其制造方法。该半导体器件可包括存储器串，该存储器串包括经由沟道层彼此串联联接的存储器单元，该存储器串联接在位线与第二源极线之间。该半导体器件可包括通过沟道层电联接到第二源极线的第一源极线。

【技术实现步骤摘要】
半导体器件
本公开的各种实施方式总体上涉及半导体器件及其制造方法，更具体地讲，涉及一种三维半导体存储器装置及其制造方法。
技术介绍
半导体器件包括能够存储数据的多个存储器单元晶体管。存储器单元晶体管可串联联接在选择晶体管之间，因此形成存储器串。为了具体实现半导体器件的高集成度，提出了三维半导体器件。存储器单元晶体管和选择晶体管的栅极可被层叠在基板上以形成三维半导体器件。三维半导体器件还包括穿过栅极的沟道层。关于这种三维半导体器件的实现，正在开发用于改进半导体器件的操作可靠性的各种技术。
技术实现思路
本公开的实施方式可提供一种半导体器件。该半导体器件可包括阱板。该半导体器件可包括设置在阱板上的分离层。该半导体器件可包括设置在分离层上并与阱板间隔开的辅助源极线层。该半导体器件可包括形成在辅助源极线层上的层叠结构。该半导体器件可包括被配置为穿过层叠结构并电联接到阱板和辅助源极线层的沟道层。本公开的实施方式可提供一种制造半导体器件的方法。该方法可包括在半导体基板上依次层叠和形成用于第一源极线的第一导电层、分离层、牺牲层、蚀刻阻挡层以及多个第一材料层和第二材料层。该方法可包括蚀刻第一材料层、第二材料层、蚀刻阻挡层、牺牲层和分离层并形成多个沟道孔，第一导电层的部分通过所述沟道孔暴露。该方法可包括通过在沟道孔的内侧壁上依次层叠多层层和沟道层来形成沟道插塞。该方法可包括蚀刻各个沟道孔的底部以暴露第一导电层，并且在各个沟道孔的底部另外形成沟道层，使得第一导电层与沟道层接触。该方法可包括蚀刻第一材料层、第二材料层、蚀刻阻挡层并形成第二源极接触孔，牺牲层通过该第二源极接触孔暴露。该方法可包括通过去除暴露的牺牲层来暴露各个沟道插塞的下部的侧壁的一部分。该方法可包括通过去除各个沟道插塞的暴露的下部的多层层来暴露沟道层的一部分，并且利用用于第二源极线的第二导电层来填充牺牲层已被去除的区域，使得第二导电层与沟道层接触。本公开的实施方式可提供一种半导体器件。该半导体器件可包括存储器串，该存储器串包括经由沟道层彼此串联联接的存储器单元，该存储器串联接在位线与第二源极线之间。该半导体器件可包括通过沟道层电联接到第二源极线的第一源极线。附图说明图1是示出根据本公开的实施方式的半导体器件的存储器串的立体图。图2是示出根据本公开的实施方式的半导体器件的存储器串的电路图。图3A至图3H是示出根据本公开的实施方式的半导体器件的制造方法的截面图。图4是示出包括根据本公开的实施方式的半导体器件的存储器系统的框图。图5是示出图4的存储器系统的应用的示例的框图。图6是示出包括参照图5所示出的存储器系统的计算系统的框图。具体实施方式现在将参照附图在下文中描述实施方式的示例；然而，其可按照不同的形式具体实现，不应被解释为限于本文所阐述的实施方式。相反，这些实施方式被提供以使得本公开将彻底和完整，并且将向本领域技术人员充分传达实施方式的示例的范围。在附图中，为了例示清晰，尺寸可能被夸大。将理解，当元件被称为在两个元件“之间”时，其可以是这两个元件之间的仅有元件，或者也可存在一个或更多个中间元件。以下，将参照附图描述实施方式。本文中参照作为实施方式(以及中间结构)的示意图的横截面图来描述实施方式。因此，由于例如制造技术和/或公差而相对于例示形状的变化是预期的。因此，实施方式不应被解释为限于本文所示的区域的特定形状，而是可包括例如由制造导致的形状方面的偏差。在附图中，为了清晰起见，层和区域的长度和尺寸可能被夸大。附图中的相同标记表示相同元件。诸如“第一”和“第二”的术语可用于描述各种组件，但是其不应限制各种组件。这些术语仅用于将组件与其它组件相区分。例如，在不脱离本公开的精神和范围的情况下，第一组件可被称为第二组件，并且第二组件可被称为第一组件等。另外，“和/或”可包括所提及的组件中的任一个或组合。另外，只要在句子中没有具体地提及，单数形式可包括复数形式。另外，本说明书中所使用的“包括/包含”表示一个或更多个组件、步骤、操作和元素存在或被添加。另外，除非另外定义，否则本说明书中所使用的所有术语(包括技术术语和科学术语)具有与相关领域的技术人员通常理解的含义相同的含义。常用字典中定义的术语应被解释为具有与在相关领域的上下文中解释的含义相同的含义，并且除非在本说明书中清楚地另外定义，否则不应被解释为具有理想化或过度正式的含义。还应注意，在本说明书中，“连接/联接”不仅指一个组件直接联接另一部件，而且还指通过中间组件间接地联接另一组件。另一方面，“直接连接/直接联接”是指一个组件在没有中间组件的情况下直接联接另一组件。本公开的各种实施方式可涉及一种具有改进的操作可靠性的三维半导体器件及其制造方法。图1是示出根据本公开的实施方式的半导体器件的存储器串的立体图。参照图1，为了示意性地示出根据本公开的实施方式的半导体器件的结构，层间绝缘层的例示已被省略。根据本公开的实施方式的半导体器件可包括三维存储器串String。如图1所示，三维存储器串String可具有直型。直存储器串String可包括沿着直沟道层CH层叠的存储器单元和选择晶体管。存储器单元的栅极和选择晶体管的栅极可联接到导电图案CP1至Cpn。沟道层CH可按照包围填充直孔的中心区域的绝缘柱的管的形式形成，或者可形成为使得直孔的中心区域完全被其填充。沟道层CH的上端可电联接到位线BL1至BL5中的对应一条位线。在实施方式中，示出了五条位线，但是本公开不限于此，可设置更多或更少的位线。位线BL1至BL5可在第二方向II上延伸。可在位线BL1至BL5中的每一条与对应沟道层CH之间进一步形成漏极接触插塞(未示出)。沟道层CH可基本上彼此平行，并且各自可联接到阱板SL1和辅助源极线层SL2。阱板SL1和辅助源极线层SL2可分别被定义成第一源极线层和第二源极线层。第一源极线层SL1可形成在半导体基板上，第二源极线层SL2可形成在第一源极线层SL1上方。分离层SP形成在第一源极线层SL1与第二源极线层SL2之间的界面处并且将第一源极线层SL1与第二源极线层SL2电分离和物理分离。各个沟道层CH的下端的侧表面可联接到第二源极线层SL2，并且沟道层CH的下端的底部可联接到第一源极线层SL1。沟道层CH可穿过第二源极线层SL2并联接到第一源极线层SL1。换言之，第二源极线层SL2可包围沟道层CH。第一源极线层SL1可由掺杂有P型杂质的掺杂多晶硅层形成。第二源极线层SL2可由未掺杂多晶硅层或掺杂有N型杂质的掺杂多晶硅层形成。沟道层CH的下端可联接到第一源极线层SL1和第二源极线层SL2，并且在第三方向III上朝着位线BL1至BL5延伸。尽管未示出，第一源极线层SL1和第二源极线层SL2可分别联接到第一源极接触插塞和第二源极接触插塞，因此可分别联接到第一公共源极线和第二公共源极线。换言之，第一源极线层SL1和第二源极线层SL2可分别联接到彼此电分离的第一公共源极线和第二公共源极线。沟道层CH的侧表面可总体上被多层层ML包围。在实施方式中，例如，沟道层CH的侧表面可被第一多层图案ML1和第二多层图案ML2包围。在实施方式中，例如，沟道层CH的侧表面可被一个或更多个多层图案包围。沟道层CH的与第二源极线层SL2接触的部分可未被多层层包本文档来自技高网...

【技术保护点】
1.一种半导体器件，该半导体器件包括：阱板；分离层，该分离层被设置在所述阱板上；辅助源极线层，该辅助源极线层被设置在所述分离层上并与所述阱板间隔开；层叠结构，该层叠结构形成在所述辅助源极线层上；以及沟道层，所述沟道层被配置为穿过所述层叠结构并电联接到所述阱板和所述辅助源极线层。

【技术特征摘要】
2017.09.25 KR 10-2017-01234101.一种半导体器件，该半导体器件包括：阱板；分离层，该分离层被设置在所述阱板上；辅助源极线层，该辅助源极线层被设置在所述分离层上并与所述阱板间隔开；层叠结构，该层叠结构形成在所述辅助源极线层上；以及沟道层，所述沟道层被配置为穿过所述层叠结构并电联接到所述阱板和所述辅助源极线层。2.根据权利要求1所述的半导体器件，其中，所述阱板是P型导电层，并且所述辅助源极线层是N型导电层。3.根据权利要求1所述的半导体器件，其中，所述阱板电联接和物理联接到各个沟道层的下端的底部。4.根据权利要求1所述的半导体器件，其中，所述辅助源极线层电联接和物理联接到各个沟道层的下端的侧壁。5.根据权利要求1所述的半导体器件，其中，所述阱板与所述辅助源极线层电分离和物理分离。6.根据权利要求1所述的半导体器件，其中，所述阱板是掺杂多晶硅层，并且所述辅助源极线层是未掺杂多晶硅层。7.根据权利要求1所述的半导体器件，该半导体器件还包括被配置为包围各个沟道层的多层层，其中，所述多层层基于所述辅助源极线层与所述沟道层接触的区域被划分成第一多层图案和第二多层图案。8.根据权利要求1所述的半导体器件，其中，所述辅助源极线层联接到穿过所述层叠结构的第二源极接触插塞，并且所述阱板联接到穿过所述层叠结构和所述辅助源极线层的第一源极接触插塞。9.根据权利要求1所述的半导体器件，其中，所述辅助源极线层的与各个所述沟道层接触的区域的厚度大于所述辅助源极线层的其它区域的厚度。10.根据权利要求1所述的半导体器件，其中，所述辅助源极线层的与各个沟道层接触的区域向上突出预定高度。11.根据权利要...

【专利技术属性】
技术研发人员：朴寅洙，辛东善，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国,KR