半导体装置及其制造方法制造方法及图纸

本发明专利技术提供半导体装置及其制造方法。实施方式所涉及的半导体装置的制造方法具备：在半导体基板上形成第1导电型的半导体层的工序；在上述半导体基板以及上述半导体层上形成沟槽的工序；在上述沟槽的内壁面上以及底面上形成第2导电型的半导体膜的工序；在上述半导体膜的侧面上以及底面上形成含有硅氧化物的第1绝缘膜的工序；在上述第1绝缘膜的侧面上以及底面上形成含有硅氮化物的第2绝缘膜的工序；以及在上述第2绝缘膜的侧面上以及底面上形成含有硅氧化物的第3绝缘膜的工序。

【技术实现步骤摘要】
半导体装置及其制造方法本申请享受以日本专利申请2017-102560(申请日：2017年5月24日)作为基础申请的优先权。本申请通过参照该基础申请而包含该基础申请的全部内容。
实施方式总体上涉及半导体装置及其制造方法。
技术介绍
作为用于电力控制等用途的半导体装置，具有MOSFET(MetalOxideSemiconductorFieldEffectTransistor)。在这种MOSFET中，有的具有n型半导体区域与p型半导体区域隔着沟槽交替地设置的超结构造。在具有这种构造的MOSFET中，随着单元的间距的细微化而形成高纵横比的沟槽，在保护各半导体区域的同时提高沟槽的填埋性成为课题。
技术实现思路
实施方式提供提高了可靠性的半导体装置及其制造方法。实施方式所涉及的半导体装置的制造方法具备：在半导体基板上形成第1导电型的半导体层的工序；在上述半导体基板以及上述半导体层上形成沟槽的工序；在上述沟槽的内壁面上以及底面上形成第2导电型的半导体膜的工序；在上述半导体膜的侧面上以及底面上形成含有硅氧化物的第1绝缘膜的工序；在上述第1绝缘膜的侧面上以及底面上形成含有硅氮化物的第2绝缘膜的工序；以及在上述第2绝缘膜的侧面上以及底面上形成含有硅氧化物的第3绝缘膜的工序。附图说明图1是表示第1实施方式所涉及的半导体装置的立体图。图2是表示第1实施方式所涉及的半导体装置的截面图。图3中的(a)是图2的区域A的放大图，(b)是图2的区域B的放大图。图4是表示第1实施方式所涉及的半导体装置的制造方法的截面图。图5是表示第1实施方式所涉及的半导体装置的制造方法的截面图。图6是表示第1实施方式所涉及的半导体装置的制造方法的截面图。图7是表示第1实施方式所涉及的半导体装置的制造方法的截面图。图8是表示第1实施方式所涉及的半导体装置的制造方法的截面图。图9是表示第1实施方式所涉及的半导体装置的制造方法的截面图。图10是表示第2实施方式所涉及的半导体装置的立体图。图11是表示第3实施方式所涉及的半导体装置的截面图。图12是图11的区域C的放大图。具体实施方式以下，参照附图对本专利技术的各实施方式进行说明。另外，附图是示意性或概念性的图，各部分的厚度与宽度之间的关系、部分间的大小比例等不一定限于与实际的相同。此外，即便在表示相同部分的情况下，也有时根据附图的不同而彼此的尺寸、比例被不同地表示。另外，在本说明书以及各图中，对于与已说明了的附图的要素相同的要素标注相同的符号并适当省略详细说明。以下，在本说明书中，采用XYZ正交坐标系。将从漏极区域1朝向半导体区域2的方向设为Z方向，将相对于Z方向垂直的方向且相互正交的两个方向设为X方向以及Y方向。另外，对于在以下说明的各实施方式，也可以将各半导体区域的p型与n型反转而实施各实施方式。(第1实施方式)图1是表示本实施方式所涉及的半导体装置的立体图。图2是表示本实施方式所涉及的半导体装置的截面图。图3中的(a)以及图3中的(b)是图2的区域A以及区域B的放大图。图1以及图2分别表示半导体装置100的立体图以及截面图。图2将图1的半导体装置100的一部分放大表示。另外，在图1中省略源极电极11以及柱状部60的图示。半导体装置100例如是MOSFET。如图1所示，在半导体装置100中设置有漏极区域1、第1导电型的半导体区域2、第1导电型的半导体区域3、第2导电型的半导体区域4、第2导电型的半导体区域5、第1导电型的半导体区域6、接触区域7、栅极电极8、栅极接点9以及漏极电极10。漏极区域1的导电型例如是n+型。n+、n、n-以及p+、p、p-的记载表示各导电型中的有效的杂质浓度的相对高低。即，带“+”的记载表示与不带“+”以及“-”的任一个的记载相比杂质浓度相对高，带“-”的记载表示与不带“+”以及“-”的任一个的记载相比杂质浓度相对低。此外，所谓“有效的杂质浓度”是指有助于半导体材料的导电性的杂质浓度，在含有成为施主的杂质以及成为受主的杂质的双方的情况下，是指将其抵消量除外的浓度。另外，n型杂质例如是磷(P)，p型杂质例如是硼(B)。半导体区域2设置在漏极区域1的上表面1a上，其导电型例如为n-型。半导体区域3在半导体区域2上设置有多个，其导电型例如为n型。半导体区域3例如是n柱区域。多个半导体区域3选择性地位于半导体区域2上。多个半导体区域3沿着X方向延伸，且在Y方向上相互分离地配置。半导体区域4在半导体区域2上设置有多个，其导电型例如为p型。半导体区域4例如为p柱区域。多个半导体区域4选择性地位于半导体区域2上。多个半导体区域4沿着X方向延伸，且以位于在Y方向上相邻的半导体区域3之间的方式在Y方向上相互分离地配置。n型的半导体区域3与p型的半导体区域4在Y方向上交替地设置。即，本实施方式的半导体装置100为MOSFET，且具有超结构造。半导体区域5在半导体区域3上以及半导体区域4上设置有多个，其导电型例如为p型。半导体区域5例如为p基极区域。多个半导体区域5选择性地位于半导体区域3上。多个半导体区域5沿着X方向延伸，且在Y方向上相互分离地配置。半导体区域6在半导体区域5上设置有多个，其导电型例如为n+型。半导体区域6例如为源极区域。多个半导体区域6选择性地位于半导体区域5上。多个半导体区域6沿着X方向延伸，且在Y方向上相互分离地配置。接触区域7在半导体区域5上设置有多个，其导电型例如为p+型。多个接触区域7选择性地位于半导体区域5上。多个接触区域7沿着X方向延伸，且以位于在Y方向上相邻的半导体区域6之间的方式在Y方向上相互分离地配置。接触区域7与后述的源极电极11连接。栅极电极8隔着栅极绝缘膜20(参照图2)在半导体区域3上设置有多个。多个栅极电极8选择性地位于半导体区域3上。多个栅极电极8沿着X方向延伸，且以位于在Y方向上相邻的半导体区域5之间的方式在Y方向上相互分离地配置。此外，多个栅极电极8以位于在Y方向上相邻的半导体区域6之间的方式在Y方向上相互分离地配置。即，接触区域7以及栅极电极8隔着半导体区域6在Y方向上交替地配置。栅极电极8例如含有多晶硅，该多晶硅含有n型杂质。栅极接点9在栅极电极8上设置有多个。多个栅极接点9沿着Y方向延伸，且在X方向上以规定的间隔配置。栅极接点9例如由金属材料形成。栅极电极8经由栅极接点9与外部的周边电路(未图示)电连接。经由栅极接点9对栅极电极8施加阈值以上的电压，由此MOSFET成为接通状态，在半导体区域5的表面形成通道(反转层)。漏极电极10设置在漏极区域1的下表面1b上。漏极电极10与漏极区域1电连接。漏极电极10例如由金属材料形成。如图2所示，在半导体区域6的一部分上、栅极电极8的侧面上以及底面上设置有栅极绝缘膜20。栅极绝缘膜20例如含有硅氧化物(SiO)。在栅极电极8上以及栅极绝缘膜20上设置有层间绝缘膜21。例如，层间绝缘膜21具有膜21a以及膜21b的2层构造。膜21a例如含有硅氧化物。膜21b设置在膜21a上，例如含有BPSG(Boro-phosphosilicateglass)。在半导体区域4、5内设置有绝缘部30。绝缘部30沿着X方向延伸。绝缘部30设置于在半导体区域2、3中形成的沟槽T内。绝缘部30隔着半导体区域4位于沟槽T的本文档来自技高网...

【技术保护点】
1.一种半导体装置的制造方法，具备：在半导体基板上形成第1导电型的半导体层的工序；在上述半导体基板以及上述半导体层上形成沟槽的工序；在上述沟槽的内壁面上以及底面上形成第2导电型的半导体膜的工序；在上述半导体膜的侧面上以及底面上形成含有硅氧化物的第1绝缘膜的工序；在上述第1绝缘膜的侧面上以及底面上形成含有硅氮化物的第2绝缘膜的工序；以及在上述第2绝缘膜的侧面上以及底面上形成含有硅氧化物的第3绝缘膜的工序。

【技术特征摘要】
2017.05.24 JP 2017-1025601.一种半导体装置的制造方法，具备：在半导体基板上形成第1导电型的半导体层的工序；在上述半导体基板以及上述半导体层上形成沟槽的工序；在上述沟槽的内壁面上以及底面上形成第2导电型的半导体膜的工序；在上述半导体膜的侧面上以及底面上形成含有硅氧化物的第1绝缘膜的工序；在上述第1绝缘膜的侧面上以及底面上形成含有硅氮化物的第2绝缘膜的工序；以及在上述第2绝缘膜的侧面上以及底面上形成含有硅氧化物的第3绝缘膜的工序。2.如权利要求1所述的半导体装置的制造方法，其中，形成上述第3绝缘膜的工序包括对上述第2绝缘膜实施氧化处理的工序。3.如权利要求1所述的半导体装置的制造方法，其中，形成上述第1绝缘膜的工序包括对上述半导体膜实施氧化处理的工序。4.如权利要求1所述的半导体装置的制造方法，其中，还具备在上述沟槽的上部且在上述第3绝缘膜的侧面的一部分上形成覆盖膜的工序。5.如权利要求1所述的半导体装置的制造方法，其中，上述第1绝缘膜与上述第3绝缘膜的厚度的合计为上述第2绝缘膜的厚度的0.5倍以上、4倍以下。6.一种半导体装置，具备：第1导电型的第1半导体区域，沿着第1方向延伸；第2导电型的第2半导体区域，沿着上述第1方向延伸，在与上述第1方向交叉的第2方向上相对于上述第1半导体区域配置，包围空隙；以及绝缘部，设置在上述空隙与上述第2半导体区域之间，具有含有硅氧化物的第1绝缘膜、含有硅氮化物的第2绝缘膜以及含有硅氧化物的第3绝缘膜。7.如权利要求6所述的半导体装置，其中，上述第1绝缘膜、上述第2绝缘膜以及上述第3绝缘膜依次位于从上述第2半导体区域朝向上述空隙的位置。8.如权利要求6所述的半导体装置，其中，上述第1绝缘膜位于上述第2半导体区域的侧面上以及底面上，上述第2绝缘膜位于上述第1绝缘膜的侧面上以及底面上，上述第3绝缘膜位于上述第2绝缘膜的侧面上以及底面上。9.如权利要求6所述的半导体装置，还具备：第2导电型的第3半导体区域，设置在上述第1半导体区域以及上述第2半导体区域上；以及覆盖膜，设置在上述空隙上，上述绝缘部位于上述覆盖膜与上述第3半导体区域之间。10.如权利要求6所述的半导体装置，其中，上述半导体装置还具备设置在上述第1半导体区域以及上述第2半导体区域上的第2导电型的多个第3半导体区域，在从上述第1...

【专利技术属性】
技术研发人员：藤农佑树，横山升，奥村秀树，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：日本,JP