半导体元件及其制造方法技术

本发明专利技术公开一种半导体元件及其制造方法。半导体元件包括基底、栅介电层、栅极、漏极以及源极。基底具有剖面为V形的沟槽。栅介电层位于基底上。栅介电层在沟槽的侧壁上具有第一厚度，且在沟槽外的基底上具有第二厚度。第一厚度大于第二厚度。栅极位于栅介电层上。漏极与源极分别位于栅极的相对两侧的基底中。

【技术实现步骤摘要】
半导体元件及其制造方法
本专利技术涉及一种半导体元件，且特别是涉及一种晶体管。
技术介绍
高压元件包括横向扩散金属氧化物半导体(lateraldiffusemetal-oxide-semiconductor；LDMOS)晶体管。特别来说，LDMOS晶体管的制作工艺可与互补式金属氧化物半导体(complementarymetal-oxide-semiconductor；CMOS)晶体管的制作工艺相互整合，以使控制元件、逻辑元件以及开关元件可制造于单一芯片上。在LDMOS晶体管中，栅极与漏极之间的基底上设置有场氧化层，以提高载流子移动的距离。如此一来，可提高LDMOS的击穿电压。然而，此种作法会增加LDMOS所占的面积，亦即降低LDMOS的集成度。
技术实现思路
本专利技术提供一种半导体元件，其在基底中具有剖面为V形的沟槽。本专利技术提供一种半导体元件的制造方法，其可通过简单的制作工艺形成具有不同厚度的栅介电层。本专利技术的半导体元件包括基底、栅介电层、栅极、漏极以及源极。基底具有剖面为V形的沟槽。栅介电层位于基底上。栅介电层在沟槽的侧壁上具有第一厚度，且在沟槽外的基底上具有第二厚度。第一厚度大于第二厚度。栅极位于栅介电层上。漏极与源极分别位于栅极的相对两侧的基底中。在本专利技术的一实施例中，第一厚度与第二厚度的比值可在1.01至2.5的范围中。在本专利技术的一实施例中，基底的材料可为硅基底。基底的位于沟槽中的表面可属于{111}平面族，且基底的位于沟槽外的表面可属于{100}平面族。沟槽的延伸方向可属于<110>方向族。在本专利技术的一实施例中，沟槽相对邻近漏极且相对远离源极。在本专利技术的一实施例中，基底可具有多个沟槽。相邻的沟槽彼此分离。本专利技术的半导体元件的制造方法包括下列步骤。在基底中形成沟槽。沟槽具有V形剖面。在基底上形成栅介电层。栅介电层在沟槽的侧壁上具有第一厚度，且栅介电层在沟槽外的基底上具有第二厚度，其中第一厚度大于第二厚度。在栅介电层上形成栅极。在栅极的相对两侧的基底中形成漏极与源极。在本专利技术的一实施例中，基底的材料可为硅基底。基底的表面可属于{100}平面族。形成沟槽的方法可包括下列步骤。在基底上形成图案化的掩模层。图案化的掩模层具有开口，且开口的延伸方向属于基底的<110>方向族。以湿式蚀刻的方法移除被开口暴露出的基底，以形成沟槽。在本专利技术的一实施例中，湿式蚀刻的方法可包括具有各向异性的湿式蚀刻的方法。在本专利技术的一实施例中，形成栅介电层的方法可包括热氧化法、氮化制作工艺或其组合。在本专利技术的一实施例中，形成沟槽的步骤可包括于基底的表面形成多个沟槽。相邻的沟槽彼此分离。基于上述，本专利技术的半导体元件的栅介电层具有不同的厚度。特别来说，栅介电层在基底的沟槽的侧壁上的厚度大于其在沟槽外的基底上的厚度，且此沟槽具有V形的剖面。如此一来，栅介电层的具有较大厚度的部分可使半导体元件具有较高的栅介电层击穿电压。具有V形剖面的沟槽可于漏极分散电流分布，以避免热载流子效应(hotcarriereffect)。此外，栅介电层的具有较小厚度的部分可使半导体元件维持较低的起始电压。除此之外，通过在栅极的下方的基底中设置沟槽，可在维持栅极与漏极之间的距离的情况下增加载流子在漏极与源极之间移动的路径长度。因此，可提高半导体元件所能承受的电压并维持半导体元件的集成度。为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。附图说明图1A至图1E是本专利技术的一实施例的一种半导体元件的制造流程的剖面示意图；图2是本专利技术的另一实施例的一种半导体元件的剖面示意图。符号说明10、20：半导体元件100：基底102：深阱区104：第一阱区106：第二阱区108：隔离结构110：图案化的掩模层112、112a、112b：沟槽114、114a：栅介电层116：栅极118：漏极120：源极122：掺杂区D：深度D1、D2、D3、D4：间距P：开口S1：第一侧S2：第二侧T1：第一厚度T2：第二厚度W：宽度θ：角度具体实施方式图1A至图1E是依照本专利技术的一实施例的一种半导体元件的制造流程的剖面示意图。本实施例的半导体元件10的制造方法包括下列步骤。请参照图1A，选择性地在基底100中形成深阱区102、第一阱区104以及第二阱区106。基底100例如为硅基底或绝缘体上覆硅(silicononinsulator；SOI)基底。在本实施例中，基底100的表面可属于{100}平面族。基底100与第一阱区104可经掺杂以具有第一导电型，而深阱区102与第二阱区106可经掺杂以具有第二导电型。在一些实施例中，第一导电型为P型且第二导电型为N型。在其他实施例中，第一导电型也可为N型，且此时第二导电型可为P型。N型的掺质可包括磷或砷或锑，且P型的掺质可包括硼或铟。第一阱区104与第二阱区106彼此分离地位于深阱区102中。此外，第一阱区104的深度可大于第二阱区106的深度。接着，选择性地形成环绕深阱区102的隔离结构108。以剖视图观之，隔离结构108在深阱区102的第一侧S1横跨部分的基底100、部分的深阱区102以及部分的第一阱区104。此外，隔离结构108在深阱区102的第二侧S2横跨部分的基底100、部分的深阱区102以及部分的第二阱区106。深阱区102的第一侧S1与第二侧S2彼此相对。隔离结构108可为浅沟槽隔离(shallowtrenchisolation；STI)结构、场氧化(fieldoxide)结构或硅局部氧化(localoxidationofsilicon；LOCOS)结构。随后，请参照图1B，在基底100上形成图案化的掩模层110。图案化的掩模层110具有开口P。开口P暴露出部分的深阱区102及部分的第二阱区106。换言之，开口P的一侧位于第一阱区104与第二阱区106之间的深阱区102上，且开口P的另一侧位于第二阱区106上。在本实施例中，基底100的表面属于{100}平面族。此外，以上视图观之，开口P的延伸方向属于<110>方向族。接着，在基底100中形成沟槽112。沟槽112具有V形剖面。特别来说，形成沟槽112的方法可包括以图案化的掩模层110为掩模而移除被开口P所暴露的深阱区102及第二阱区106。在一些实施例中，移除被开口P所暴露的深阱区102及第二阱区106的方法包括湿式蚀刻。湿式蚀刻的蚀刻剂包括具有各向异性蚀刻特性的蚀刻剂，例如是氢氧化四甲基铵(tetramethylammoniumhydroxide；TMAH)、乙二胺焦邻苯二酚(EthyleneDiaminePyrochatechol；EDP)或其混合物。在本实施例中，基底100为硅基底，且基底100的表面属于{100}平面族。硅的{111}平面族的蚀刻速率远低于其他平面族的蚀刻速率。因此，对基底100进行湿式蚀刻时，属于{111}平面族的多个晶面可作为湿式蚀刻的终止面。特别来说，属于{111}平面族的多个晶面的延伸方向彼此交错，而使沟槽112经形成以具有V形的剖面。如此一来，基底在沟槽112外的表面可属于{100}平面族，而基底100在沟槽112中的表面可属于{11本文档来自技高网...

【技术保护点】
1.一种半导体元件，包括：基底，具有剖面为V形的沟槽；栅介电层，位于所述基底上，其中所述栅介电层在所述沟槽的侧壁上具有第一厚度，且在所述沟槽外的所述基底上具有第二厚度，所述第一厚度大于所述第二厚度；栅极，位于所述栅介电层上；以及源极与漏极，分别位于所述栅极的相对两侧的所述基底中。

【技术特征摘要】
2017.05.22 TW 1061169051.一种半导体元件，包括：基底，具有剖面为V形的沟槽；栅介电层，位于所述基底上，其中所述栅介电层在所述沟槽的侧壁上具有第一厚度，且在所述沟槽外的所述基底上具有第二厚度，所述第一厚度大于所述第二厚度；栅极，位于所述栅介电层上；以及源极与漏极，分别位于所述栅极的相对两侧的所述基底中。2.如权利要求1所述的半导体元件，其中所述第一厚度与所述第二厚度的比值在1.01至2.5的范围中。3.如权利要求1所述的半导体元件，其中所述基底为硅基底，所述基底的位于所述沟槽中的表面属于{111}平面族，所述基底的位于所述沟槽外的表面属于{100}平面族，且所述沟槽的延伸方向属于<110>方向族。4.如权利要求1所述的半导体元件，其中所述沟槽相对邻近所述漏极且相对远离所述源极。5.如权利要求1所述的半导体元件，其中所述基底具有多个所述沟槽，且相邻的沟槽彼此分离。6.一种半导体元件的制造方法，包括：在基底中...

【专利技术属性】
技术研发人员：李世平，
申请(专利权)人：力晶科技股份有限公司，
类型：发明
国别省市：中国台湾,71