制造半导体器件的方法和半导体器件技术

本发明专利技术涉及制造半导体器件的方法和半导体器件。使用氮化物半导体的半导体器件的特性得到改善。本发明专利技术的半导体器件包括缓冲层、沟道层、势垒层、台面型2DEG溶解层、源电极、漏电极、形成在台面型2DEG溶解层上的栅极绝缘膜、以及上覆栅电极。半导体器件的栅极绝缘膜包括形成在台面型2DEG溶解层上的溅射膜以及形成在溅射膜上的CVD膜。溅射膜是通过使用包括绝缘体的靶材的溅射处理在非氧化气氛中形成的。这使得可以降低MOS界面处和栅极绝缘膜中的正电荷量并且增加阈值电压，并且从而改善常关特性。

Method of Manufacturing Semiconductor Devices and Semiconductor Devices

The invention relates to a method for manufacturing semiconductor devices and semiconductor devices. The characteristics of semiconductor devices using nitride semiconductors have been improved. The semiconductor device of the invention comprises a buffer layer, a channel layer, a barrier layer, a mesa-type 2DEG solution layer, a source electrode, a drain electrode, a gate insulating film formed on the mesa-type 2DEG solution layer, and an overlying gate electrode. The gate insulating film of semiconductor devices includes a sputtering film formed on the mesa 2DEG solution layer and a CVD film formed on the sputtering film. The sputtering film is formed in a non-oxidizing atmosphere by using sputtering treatment of a target material including an insulator. This reduces the positive charge at the interface of the MOS and the gate insulating film, increases the threshold voltage, and improves the normal switching characteristics.

【技术实现步骤摘要】
制造半导体器件的方法和半导体器件相关申请的交叉引用将于2017年5月26日提交的，包括说明书、附图、以及摘要的，日本专利申请No.2017-104177的公开内容在此通过引用并入本文。
本专利技术涉及一种制造半导体器件的方法以及半导体器件。具体地说，本专利技术可优选地应用于使用氮化物半导体的半导体器件。
技术介绍
与Si和GaAs相比，GaN基氮化物半导体由于其宽带隙和高电子迁移率而可望应用于高耐压、高输出、以及高频目的的晶体管，并且近年来得到了积极的开发。在这样的晶体管当中，具有常关特性的晶体管特别有用，并且因而研究了使得晶体管具有常关特性的晶体管的结构。例如，国际公开WO2110/064706公开了一种使用III族氮化物半导体层的MIS场效应晶体管，该晶体管在实际的正栅极电压下导通并能以高速操作。
技术实现思路
本专利技术人致力于对使用氮化物半导体的半导体器件的研究和开发并深入研究半导体器件的特性的改进。本专利技术人具体研究了使得晶体管具有常关特性的晶体管的结构，例如，研究了台面型结构和凹槽栅极结构。然而，通过专利技术人的研究，已经发现当在具有台面型MOS结构的晶体管中栅极绝缘膜的厚度增加时阈值电势减小，并且从而防止晶体管具有常关特性。期望解决这样的问题并开发具有很好常关特性的半导体器件。其它目的和新颖特征将从对该说明书和附图的描述得以明确。在本申请中所公开的典型实施例被简要地总结如下。在本申请中所公开的一个实施例的制造半导体器件的方法包括“形成栅极绝缘膜的步骤”，其中该步骤进一步包括以下步骤：通过利用包括第一绝缘体的靶材的溅射处理在台面型氮化物半导体层上形成包括第一绝缘体的第一膜并且通过CVD处理在第一膜上形成包括第二绝缘体的第二膜。在本申请中所公开的一个实施例的半导体器件包括“栅极绝缘膜”，其中栅极绝缘膜包括第一膜以及形成在第一膜之上的第二膜，并且第一膜包括溅射膜并且第二膜包括CVD膜。根据在本申请中所公开的以下典型实施例的制造半导体器件的方法，可制造具有很好特性的半导体器件。根据在本申请中所公开的以下典型实施例的半导体器件，可改善半导体器件的特性。附图说明图1是示出了根据第一实施例的半导体器件的配置的截面图。图2说明了第一和第二比较例中的每一个的在半导体器件的栅电极下方的膜的层叠状态。图3说明了第一比较例的在半导体器件的栅电极下方的能带。图4是用于对第一比较例的半导体器件的栅极绝缘膜的厚度与阈值电压之间的关系进行说明的图示。图5是用于对第一比较例的半导体器件的栅极绝缘膜的厚度与阈值电压之间的关系进行说明的图示。图6说明了第二比较例的在半导体器件的栅电极下方的能带。图7是用于对第二比较例的半导体器件的栅极绝缘膜的厚度与阈值电压之间的关系进行说明的图示。图8说明了第一实施例的在半导体器件的栅电极下方的能带。图9是用于对第一实施例的半导体器件的栅极绝缘膜的厚度与阈值电压之间的关系进行说明的图示。图10是用于对第一实施例的半导体器件的制造过程进行说明的截面图。图11是用于对第一实施例的半导体器件的制造过程进行说明的截面图。图12是用于对第一实施例的半导体器件的制造过程进行说明的截面图。图13是用于对第一实施例的半导体器件的制造过程进行说明的截面图。图14是用于对第一实施例的半导体器件的制造过程进行说明的截面图。图15是用于对第一实施例的半导体器件的制造过程进行说明的截面图。图16是用于对第一实施例的半导体器件的制造过程进行说明的截面图。图17是用于对第一实施例的半导体器件的制造过程进行说明的截面图。图18是用于对第一实施例的半导体器件的制造过程进行说明的截面图。图19是用于对第一实施例的半导体器件的制造过程进行说明的截面图。图20是用于对第一实施例的半导体器件的制造过程进行说明的截面图。图21是用于对第二实施例的半导体器件的配置进行说明的截面图。图22是用于对第二实施例的半导体器件的制造过程进行说明的截面图。图23是用于对第二实施例的半导体器件的制造过程进行说明的截面图。图24是用于对第二实施例的半导体器件的制造过程进行说明的截面图。图25是用于对第二实施例的半导体器件的制造过程进行说明的截面图。图26是用于对第二实施例的半导体器件的制造过程进行说明的截面图。图27是用于对第二实施例的半导体器件的制造过程进行说明的截面图。图28是用于对第二实施例的半导体器件的制造过程进行说明的截面图。图29是用于对第二实施例的半导体器件的制造过程进行说明的截面图。图30是用于对第二实施例的半导体器件的制造过程进行说明的截面图。具体实施方式尽管为了方便起见以下实施例的每一个可以按照需要在多个部分或实施例中被分开描述，除了特别限定的情况以外，否则它们彼此不是无关的并且处于一种是对另一种的部分或全部的修改、应用示例、详细说明、补充说明等这样的关系。在以下每个实施例的每一个中，当提及要素的数目等(包括数目、数值、量、以及范围)时，除了特别限定的情况以及数目主要明显地限于指定数目以外，该数目不局限于指定数目。换句话说，数目可以不小于或不大于指定数目。此外，在以下实施例的每一个中，除了特别限定的情况以及组件在原则上被认为是不可缺少的情况以外，实施例的组件(包含要素步骤等)不一定是必不可少的。类似地，在以下实施例中，当描述组件的形状或位置关系等时，除了特别限定的情况以及这样的配置在原则上被认为是不包含在内的情况以外，应该包括与这样的形状等基本紧密相关或类似的任何配置。这同样也适用于要素的数目等(包括数目、数值、量、以及范围)。在下文中，将参考附图对一些实施例进行详细地描述。在用于对实施例进行说明的所有附图中，由相同参考数字来表示具有相同功能的组件，并且省略重复描述。当存在多个相似组件(部分)时，可以进一步用符号来标记通用数字以指示出单个或特定部分。在以下实施例中，除了特别需要的情况以外，原则上不重复对相同或相似部分的描述。此外，为了更好的可视性，用于对每个实施例进行说明的截面图可能不被绘制阴影线。在截面图中，每个部分的尺寸与实际器件的尺寸不对应，并且为了更好的可视性，可以将特定位置示出为相对较大。第一实施例现在参考附图对第一实施例的半导体器件的结构进行描述。结构的描述图1是用于对第一实施例的半导体器件的配置进行说明的截面图。图1所示的半导体器件是使用氮化物半导体的金属氧化物半导体场效应晶体管(MOSFET，MISFET)。还可以将该半导体器件称为高电子迁移率晶体管(HEMT)。第一实施例的半导体器件在衬底SUB上具有高阻缓冲层BUF。高阻缓冲层BUF可以形成在下述成核层之上，所述成核层首先形成在衬底SUB之上。例如，包括硅(Si)(其(111)平面被露出)的半导体衬底可用作衬底SUB。除了这种硅衬底之外，包括SiC、蓝宝石等的衬底也可以用作衬底SUB。还可以使用GaN衬底。在这种情况下，可以省略成核层。成核层包括氮化物半导体层。例如，氮化铝(AlN)层可用作成核层。高阻缓冲层BUF包括一个或多个氮化物半导体层，该氮化物半导体层包括掺杂有用于形成深层级的杂质的氮化物半导体。例如，包括多个氮化物半导体层的超晶格结构可以是通过使氮化镓(GaN)层与氮化铝(AlN)层的层叠膜(AlN/GaN膜)反复层叠而形成的并且可以用作高阻缓冲层BUF。典型地本文档来自技高网...

【技术保护点】
1.一种制造半导体器件的方法，所述方法包括以下步骤：(a)在第一氮化物半导体层上形成第二氮化物半导体层；(b)在所述第二氮化物半导体层上形成第三氮化物半导体层；(c)在所述第三氮化物半导体层上形成台面型的第四氮化物半导体层；(d)在所述台面型的第四氮化物半导体层上形成栅极绝缘膜；以及(e)在所述栅极绝缘膜上形成栅电极；其中，所述第二氮化物半导体层具有等于或大于所述第一氮化物半导体层的电子亲和能的电子亲和能，其中，所述第三氮化物半导体层具有小于所述第一氮化物半导体层的电子亲和能的电子亲和能，其中，所述第四氮化物半导体层具有等于或小于所述第二氮化物半导体层的电子亲和能的电子亲和能，以及其中，步骤(d)包括以下步骤：(d1)通过使用包括第一绝缘体的靶材的溅射处理，在所述台面型的第四氮化物半导体层上形成包括所述第一绝缘体的第一膜；以及(d2)通过CVD处理，在所述第一膜上形成包括第二绝缘体的第二膜。

【技术特征摘要】
2017.05.26 JP 2017-1041771.一种制造半导体器件的方法，所述方法包括以下步骤：(a)在第一氮化物半导体层上形成第二氮化物半导体层；(b)在所述第二氮化物半导体层上形成第三氮化物半导体层；(c)在所述第三氮化物半导体层上形成台面型的第四氮化物半导体层；(d)在所述台面型的第四氮化物半导体层上形成栅极绝缘膜；以及(e)在所述栅极绝缘膜上形成栅电极；其中，所述第二氮化物半导体层具有等于或大于所述第一氮化物半导体层的电子亲和能的电子亲和能，其中，所述第三氮化物半导体层具有小于所述第一氮化物半导体层的电子亲和能的电子亲和能，其中，所述第四氮化物半导体层具有等于或小于所述第二氮化物半导体层的电子亲和能的电子亲和能，以及其中，步骤(d)包括以下步骤：(d1)通过使用包括第一绝缘体的靶材的溅射处理，在所述台面型的第四氮化物半导体层上形成包括所述第一绝缘体的第一膜；以及(d2)通过CVD处理，在所述第一膜上形成包括第二绝缘体的第二膜。2.根据权利要求1所述的方法，其中，在步骤(d1)中，所述第一膜是在非氧化气氛中形成的。3.根据权利要求2所述的方法，其中，所述第一膜包括Al2O3、SiO2、SiN、以及AlN之一。4.根据权利要求3所述的方法，其中，所述第二膜包括Al2O3、SiO2、SiN、以及AlN之一。5.根据权利要求4所述的方法，其中，所述第二膜具有1×1018/cm3或以上的氢(H)含量。6.根据权利要求5所述的方法，其中，所述第一膜具有1×1017/cm3或以下的氢(H)含量。7.根据权利要求6所述的方法，其中，所述第一膜具有10nm或以下的厚度。8.一种制造半导体器件的方法，所述方法包括以下步骤：(a)在第一氮化物半导体层上形成第二氮化物半导体层；(b)在所述第二氮化物半导体层上形成第三氮化物半导体层；(c)形成穿过所述第三氮化物半导体层并到达所述第二氮化物半导体层的中部的沟槽；(d)在所述沟槽之内形成栅极绝缘膜；以及(e)在所述栅极绝缘膜上形成栅电极；其中，所述第二氮化物半导体层具有等于或大于所述第一氮化物半导体层的电子亲和能的电子亲和能，其中，所述第三氮化物半导体层具有小于所述第一氮化物半导体层的电子亲和能的电子亲和能，以及其中，步骤(d)包括以下步骤：(d1)通过使用包括第一绝缘体的靶材的溅射处理，在所述沟槽之内形成包括所述第一绝缘体的第一膜；以及(d2)通过CVD处理...

【专利技术属性】
技术研发人员：宫本广信，中山达峰，冈本康宏，壶井笃司，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本,JP