半导体器件及其制造方法技术

本公开涉及半导体器件及其制造方法。在平面图中，n型阱区的第一梳状部分和p

Semiconductor Devices and Their Manufacturing Methods

The present disclosure relates to semiconductor devices and their manufacturing methods. In the plane graph, the first comb-shaped part of the N-well region and P

【技术实现步骤摘要】
半导体器件及其制造方法该非临时申请基于2017年5月23日向日本专利局提交的日本专利申请No.2017-101603，其全部内容通过引用结合于此。
本专利技术涉及半导体器件及其制造方法。
技术介绍
例如，日本专利公开No.2015-162581公开了一种减小LDMOS(横向扩散金属氧化物半导体)晶体管的热载流子的变化的技术。在该公开中，在栅极和漏极之间的STI(浅沟槽隔离)中提供了凹陷，并且凹陷被栅极电极填充。该公开描述了使用该结构将作为热载流子变化的指标的栅极电流(Ig)减少约三位数的效果。有时使用在漂移漏极中交替地布置宽度窄且浓度相对高的n层和p层的超级结结构的方法作为降低LDMOS的导通电阻的技术。例如，根据日本国家专利公开No.2004-508697，在沟道长度方向上交替地布置n层和p层。此外，根据Sameh，G.Nassif-Khalil和C.AndreT.Salama，“SJ/RESURFLDMOST”，IEEETrans.ElectronDevices,Vol.51,pp.1185-1191,2004，n层和p层在沟道宽度方向上交替地布置。
技术实现思路
然而，在日本专利公开No.2015-162581中，需要用于一个掩模的步骤来提供凹陷。与典型的结构相比，日本国家专利公开No.2004-508697和日本专利公开No.2015-162581中描述的超级结结构中，n层和p层均具有高浓度。这可以在保持击穿电压的情况下减小导通电阻，然而在STI边缘处的场缓和效应减小。此外，在同时生产不具有超级结结构的LDMOS晶体管时，需要添加掩模步骤。从本说明书和附图的描述中，其它目的和新特征将变得明显。在根据一个实施例的半导体器件中，由阱区和漂移区形成的pn结从主表面朝向隔离沟槽的底部、沿着源极区一侧的隔离沟槽的侧表面延伸。通过下面结合附图对本专利技术的详细描述，本专利技术的上述和其它目的、特征、方面和优点将变得更明显。附图说明图1是第一实施例中芯片形式的半导体器件的配置的示意性平面图；图2是图1中所示的半导体器件的配置的截面图；图3是第一实施例中的半导体器件的配置的平面图；图4是沿着图3的线IV-IV截取的示意性截面图；图5是沿着图3的线V-V截取的示意性截面图；图6是示出图3中所示的半导体器件的隔离沟槽附近的n型阱区NWL和p-漂移区DFT的分布的示意性立体图；图7是沿着图3的线VII-VII截取的示意性截面图；图8A和图8B是示出第一实施例中制造半导体器件的方法的第一步骤的示意性截面图；图9A和图9B是示出第一实施例中制造半导体器件的方法的第二步骤的示意性截面图；图10A和图10B是示出第一实施例中制造半导体器件的方法的第三步骤的示意性截面图；图11A和图11B是示出第一实施例中制造半导体器件的方法的第四步骤的示意性截面图；图12A和图12B是示出第一实施例中制造半导体器件的方法的第五步骤的示意性截面图；图13A和图13B是示出第一实施例中制造半导体器件的方法的第六步骤的示意性截面图；图14是示出图10中所示的步骤中半导体器件的状态的立体图；图15示出了比较示例中的碰撞电离率的分布；图16示出了第一实施例中的碰撞电离率的分布；图17示出了第一实施例和比较示例中的栅极电流对栅极电压的依赖关系；图18示出了沿着图7的点划线D1-D2的静电势的分布；图19是第二实施例中半导体器件的配置的截面图，其对应于沿着图3的线V-V截取的截面；图20是示出图19中所示的半导体器件的隔离沟槽附近的n型阱区NWL和p-漂移区DFT的分布的示意性立体图；图21示出了沿着图5的双点划线CS1及图19的双点划线CS2中的每一个的部分中的n型杂质浓度的分布；图22示出了沿着图5的双点划线CD1和图19的双点划线CD2中的每一个的部分中的n型杂质浓度的分布；图23是应用了本公开的配置的nLDMOS晶体管的配置的截面图，其对应于沿着图3的线IV-IV截取的横截；图24是应用了本公开的配置的nLDMOS晶体管的配置的截面图，其对应于沿着图3的线V-V截取的截面；以及图25是n型阱区NWL围绕p-漂移区DFT的配置的平面图。具体实施方式以下，参照附图对实施例进行描述。第一实施例如图1中所示，根据本实施例的半导体器件CH例如是芯片的形式并且包括半导体衬底。驱动器电路DRI、预驱动器电路PDR、模拟电路ANA、电源电路PC、逻辑电路LC、输入/输出电路IOC等的形成区布置在半导体衬底的表面中。根据本实施例的半导体器件不限于半导体芯片，并且可以是用密封树脂密封的晶片或封装的形式。如图2中所示，根据本实施例的半导体器件包括高击穿电压CMOS(互补金属氧化物半导体)晶体管、逻辑CMOS晶体管和双极晶体管BTR。高击穿电压CMOS晶体管包括n沟道型LD(横向扩散)MOS晶体管LNT和p沟道型LDMOS晶体管LPT。逻辑CMOS晶体管包括n沟道型MOS晶体管NTR和p沟道型MOS晶体管PTR。以下，将n沟道型LDMOS晶体管称为nLDMOS晶体管，并且将p沟道型LDMOS晶体管称为pLDMOS晶体管。将n沟道型MOS晶体管称为nMOS晶体管，并且将p沟道型MOS晶体管称为pMOS晶体管。每个晶体管形成在半导体衬底SUB的主表面MS中。各晶体管的形成区通过DTI(深沟槽隔离)彼此电隔离。DTI包括形成在半导体衬底SUB的主表面MS中的沟槽DTR和填充沟槽DTR的绝缘膜BIL。在逻辑CMOS晶体管的形成区中，p型阱区PWL和n型阱区NWL在主表面MS侧并排布置在半导体衬底SUB的p-衬底区SB中。在p型阱区PWL中，布置nMOS晶体管NTR。在n型阱区NWL中，布置pMOS晶体管PTR。nMOS晶体管NTR的形成区和pMOS晶体管PTR的形成区通过STI(浅沟道隔离)而彼此电隔离。STI包括形成在半导体衬底SUB的主表面MS中的隔离沟槽TNC和填充隔离沟槽TNC的绝缘隔离层SIS。STI的隔离沟槽TNC被布置为从主表面MS比DTI的沟槽DTR更浅。STI的隔离沟槽TNC被布置为比p型阱区PWL和n型阱区NWL更浅。NMOS晶体管NTR包括n+源极区SC、n+漏极区DC、栅极绝缘层GI和栅极电极GE。N+源极区SC和n+漏极区DC在半导体衬底SUB的主表面MS中彼此间隔开。栅极电极GE布置在夹在n+源极区SC和n+漏极区DC之间的半导体衬底SUB的主表面MS之上，在主表面MS和栅极电极GE之间具有栅极绝缘层GI。PMOS晶体管PTR包括p+源极区SC、p+漏极区DC、栅极绝缘层GI和栅极电极GE。P+源极区SC和p+漏极区DC在半导体衬底SUB的主表面MS中彼此间隔开。栅极电极GE布置在夹在p+源极区SC和p+漏极区DC之间的半导体衬底SUB的主表面MS之上，主表面MS和栅极电极GE之间具有栅极绝缘层GI。在双极晶体管BTR的布置区中，n+埋入区BL在主表面MS侧布置在p-衬底区SB中。n-阱区HWL在主表面MS侧布置在n+埋入区BL中。P型阱区PWL和n型阱区NWL在主表面MS侧布置在n-阱区HWL中。P型阱区PWL和n型阱区NWL彼此相邻，并且将n-阱区HWL的一部分夹在它们之间。p+基极区BC和n+发射极区EC布置在p型阱区PWL中。n+集电极区CC本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：半导体衬底，具有主表面，所述主表面具有隔离沟槽；第一导电类型的源极区，设置在所述半导体衬底的所述主表面中；第一导电类型的漏极区，设置在所述主表面中并夹着所述源极区和所述漏极区之间的所述隔离沟槽；第一导电类型的漂移区，设置在所述隔离沟槽之下并且具有比所述漏极区的杂质浓度低的杂质浓度；以及第二导电类型的阱区，设置在所述源极区和所述隔离沟槽之间的所述主表面中，并且与所述漂移区一起形成pn结，由所述阱区和所述漂移区形成的所述pn结从所述主表面朝向所述隔离沟槽的底表面、沿着所述源极区一侧的所述隔离沟槽的侧表面延伸。

【技术特征摘要】
2017.05.23 JP 2017-1016031.一种半导体器件，包括：半导体衬底，具有主表面，所述主表面具有隔离沟槽；第一导电类型的源极区，设置在所述半导体衬底的所述主表面中；第一导电类型的漏极区，设置在所述主表面中并夹着所述源极区和所述漏极区之间的所述隔离沟槽；第一导电类型的漂移区，设置在所述隔离沟槽之下并且具有比所述漏极区的杂质浓度低的杂质浓度；以及第二导电类型的阱区，设置在所述源极区和所述隔离沟槽之间的所述主表面中，并且与所述漂移区一起形成pn结，由所述阱区和所述漂移区形成的所述pn结从所述主表面朝向所述隔离沟槽的底表面、沿着所述源极区一侧的所述隔离沟槽的侧表面延伸。2.根据权利要求1所述的半导体器件，其中所述阱区具有形成第一梳状部分的多个阱齿状部分，所述漂移区具有形成第二梳状部分的多个漂移齿状部分，所述多个阱齿状部分的两个阱齿状部分夹着所述多个漂移齿状部分的一个漂移齿状部分，以及所述多个阱齿状部分中的每一个与所述多个漂移齿状部分中的每一个的pn结从所述主表面朝向所述隔离沟槽的所述底表面、沿着所述源极区一侧的所述隔离沟槽的所述侧表面延伸。3.根据权利要求2所述的半导体器件，其中所述多个阱齿状部分和所述多个漂移齿状部分交替地布置在所述源极区一侧的所述隔离沟槽的所述侧表面中。4.根据权利要求2所述的半导体器件，其中在所述源极区一侧的所述隔离沟槽的所述侧表面中，沿着所述主表面的所述多...

【专利技术属性】
技术研发人员：藤井宏基，森隆弘，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本,JP