半导体存储装置以及其制作方法制造方法及图纸

本发明专利技术涉及一种半导体存储装置以及其制作方法。在半导体基底上形成至少一位线结构，位线结构包括第一金属层、位线盖层与位于第一金属层以及位线盖层之间的第一硅层。形成一位线接触开孔贯穿位线盖层而暴露出部分的第一硅层，在位线接触开孔所暴露出的第一硅层上形成第一金属硅化物层，并于位线接触开孔中形成位线接触结构。位线接触结构接触第一金属硅化物层，用以与位线结构电连接。位线结构中的第一硅层可用以保护第一金属层，避免第一金属层于形成金属硅化物层的制作工艺中遭到破坏。

Semiconductor memory device and its making method

The invention relates to a semiconductor storage device and a manufacturing method thereof. At least one bit line structure is formed on the semiconductor substrate, and the bit line structure comprises a first metal layer, a potential line cover layer and a first silicon layer located between the first metal layer and the potential line cover layer. A first silicon layer is formed on the first silicon layer exposed by the potential line contact opening through the potential line cover, and a first metal silicide layer is formed on the first silicon layer exposed by the potential line contact opening, and a potential line contact structure is formed in the potential line contact opening. The bit line contact structure contacts the first metal silicide layer for electrical connection with the bit line structure. The first silicon layer in the potential line structure can be used to protect the first metal layer from being damaged in the fabrication process of forming the metal silicide layer.

【技术实现步骤摘要】
半导体存储装置以及其制作方法
本专利技术涉及一种半导体存储装置以及其制作方法，尤其是涉及一种具有位线结构的半导体存储装置以及其制作方法。
技术介绍
动态随机存取存储器(dynamicrandomaccessmemory，以下简称为DRAM)为一种挥发性(volatile)存储器，是许多电子产品中不可或缺的关键元件。DRAM由数目庞大的存储单元(memorycell)聚集形成一阵列区，用来存储数据，而每一存储单元可由一金属氧化半导体(metaloxidesemiconductor，以下简称为MOS)晶体管与一电容(capacitor)串联组成。存储单元的MOS晶体管结构因产品需求或/及存储单元密度等考虑而有许多不同的结构设计，故有时存储单元的MOS晶体管结构会与同一芯片上其他区域的晶体管结构不同，进而造成制作工艺上的复杂度提升。因此，如何有效地整合存储单元的MOS晶体管与其他区域中不同晶体管的制作工艺对于相关业界来说是非常重要的课题。
技术实现思路
本专利技术提供了一种半导体存储装置以及其制作方法，在位线结构中的第一金属层与位线盖层之间形成一第一硅层，利用第一硅层来保护第一金属层，避免第一金属层于形成金属硅化物层的制作工艺中遭到破坏。本专利技术的一实施例提供一种半导体存储装置的制作方法，包括下列步骤。首先，提供一半导体基底。在半导体基底上形成至少一位线结构。位线结构包括一第一金属层、一位线盖层以及一第一硅层。位线盖层位于第一金属层上，且第一硅层位于第一金属层以及位线盖层之间。形成至少一位线接触开孔，位线接触开孔贯穿位线盖层而暴露出部分的第一硅层。在位线接触开孔所暴露出的第一硅层上形成一第一金属硅化物层。在位线接触开孔中形成一位线接触结构，且位线接触结构接触第一金属硅化物层，用以与位线结构电连接。本专利技术的一实施例提供一种半导体存储装置，包括一半导体基底、至少一位线结构、至少一位线接触开孔、一第一金属硅化物层以及一位线接触结构。位线结构设置于半导体基底上，且位线结构包括一第一金属层、一位线盖层以及一第一硅层。位线盖层设置于第一金属层上，且第一硅层设置于第一金属层以及位线盖层之间。位线接触开孔贯穿位线盖层，第一金属硅化物层设置于位线接触开孔所对应的第一硅层上，且位线接触开孔暴露出至少部分的第一金属硅化物层。位线接触结构设置于位线接触开孔中，且位线接触结构接触第一金属硅化物层，用以与位线结构电连接。附图说明图1至图11为本专利技术一实施例的半导体存储装置的制作方法示意图，其中图2为图1之后的状况示意图；图3为图2之后的状况示意图；图4为于图3的状况下的存储节点接触的示意图；图5为图3之后的状况示意图；图6为图5之后的状况示意图；图7为于图6的状况下的存储节点接触的示意图；图8为图6之后的状况示意图；图9为于图8的状况下的存储节点接触的示意图；图10为图8之后的状况示意图；图11为于图10的状况下的存储节点接触的示意图。主要元件符号说明10半导体基底11浅沟槽隔离12主动区13沟槽隔离21字符线介电层22字符线23字符线盖层31绝缘层32栅极介电层33主动区开孔40多层堆叠结构41非金属导电层41A第一非金属导电层41B第二非金属导电层42阻障层42A第一阻障层42B第二阻障层43金属层43A第一金属层43B第二金属层44硅层44A第一硅层44B第二硅层45盖层45A位线盖层45B栅极盖层51间隙壁52源极/漏极区53介电层61隔离结构62存储节点接触70辅助金属层71第一金属硅化物层72第二金属硅化物层73第三金属硅化物层74第四金属硅化物层81位线接触结构82栅极接触结构83接触结构84源极/漏极接触结构90图案化制作工艺100半导体存储装置BL位线结构GS栅极结构H1位线接触开孔H2栅极接触开孔H3源极/漏极接触开孔R1存储单元区R2周围区Z垂直方向具体实施方式请参阅图1至图11。图1至图11为本专利技术一实施例的半导体存储装置的制作方法示意图。本实施例提供一种半导体存储装置的制作方法，包括下列步骤。首先，如图1所示，提供一半导体基底10，半导体基底10上可定义有一存储单元区R1以及一周围区R2。存储单元区R1中可用以形成多个存储单元(memorycell)，而周围区R2中可用以形成存储单元以外的其他元件，例如控制字符线或/及位线信号传递的晶体管，但并不以此为限。半导体基底10可包括硅基底、外延硅基底、硅锗基底、碳化硅基底或硅覆绝缘(silicon-on-insulator，SOI)基底，但不以此为限。在本实施例中，半导体基底10的存储单元区R1中可形成有一浅沟槽隔离11，用以于半导体基底10的存储单元区R1中定义出多个主动区13，而存储单元区R1与周围区R2之间可通过于半导体基底10中形成一沟槽隔离12来形成隔离效果。浅沟槽隔离11与沟槽隔离12可利用蚀刻方式于半导体基底10中形成多个沟槽，再于沟槽中填入绝缘材料例如氧化硅而形成，但并不以此为限。在一些实施例中，也可视需要使用其他适合的方式形成浅沟槽隔离11与沟槽隔离12。此外，半导体基底10的存储单元区R1中可形成多条字符线(wordline)22，而本实施例的字符线22可为埋入式字符线(buriedwordline)，但并不以此为限。字符线22可利用以埋入方式形成于半导体基底10与浅沟槽隔离11中，字符线22与半导体基底10之间可形成一字符线介电层21，而字符线22上可形成有一字符线盖层23覆盖字符线22。上述的字符线介电层21、字符线22以及字符线盖层23可通过先于半导体基底10以及浅沟槽隔离11中形成多个沟槽，再于沟槽中依序形成字符线介电层21、字符线22以及字符线盖层23，但并不以此为限。在一些实施例中，字符线介电层21可包括氧化硅或其他适合的介电材料，字符线22可包括铝(Al)、钨(W)、铜(Cu)、钛铝合金(TiAl)或其他适合的导电材料，而字符线盖层23可包括氮化硅、氮氧化硅、氮碳化硅或其他适合的绝缘材料。然后，如图1与图2所示，在半导体基底10上形成至少一位线结构BL。位线结构BL包括一第一金属层43A、一位线盖层45A以及一第一硅层44A。位线盖层45A位于第一金属层43A上，且第一硅层44A于垂直于半导体基底10的垂直方向Z上位于第一金属层43A以及位线盖层45A之间。本实施例的形成位线结构BL的方法可包括但并不限于下列步骤。首先，如图1所示，在半导体基底10上形成一多层堆叠结构40，多层堆叠结构40包括一金属层43、一硅层44以及一盖层45。硅层44形成于金属层43上，而盖层45形成于硅层44上。金属层43可包括铝、钨、铜、钛铝合金或其他适合的低电阻金属导电材料，硅层44可包括非晶硅、多晶硅或其他适合的含硅导电材料，而盖层45可包括氮化硅、氮氧化硅、氮碳化硅或其他适合的绝缘材料。然后，如图2所示，对多层堆叠结构40进行一图案化制作工艺90，用以形成位线结构BL。换句话说，位线结构BL中的第一金属层43A可由对多层堆叠结构40中的金属层43进行图案化制作工艺90所形成，第一硅层44A可由对多层堆叠结构40中的硅层44进行图案化制作工艺90所形成，而位线盖层45A可由多层堆叠结构40中的盖层45进行图案化制作工艺90所形成。此外，于多层堆叠结构4本文档来自技高网...

【技术保护点】
1.一种半导体存储装置的制作方法，包括：提供一半导体基底；在该半导体基底上形成至少一位线结构，该位线结构包括：第一金属层；位线盖层，位于该第一金属层上；以及第一硅层，位于该第一金属层以及该位线盖层之间；形成至少一位线接触开孔，贯穿该位线盖层而暴露出部分的该第一硅层；在该位线接触开孔所暴露出的该第一硅层上形成一第一金属硅化物层；以及在该位线接触开孔中形成一位线接触结构，其中该位线接触结构接触该第一金属硅化物层，用以与该位线结构电连接。

【技术特征摘要】
1.一种半导体存储装置的制作方法，包括：提供一半导体基底；在该半导体基底上形成至少一位线结构，该位线结构包括：第一金属层；位线盖层，位于该第一金属层上；以及第一硅层，位于该第一金属层以及该位线盖层之间；形成至少一位线接触开孔，贯穿该位线盖层而暴露出部分的该第一硅层；在该位线接触开孔所暴露出的该第一硅层上形成一第一金属硅化物层；以及在该位线接触开孔中形成一位线接触结构，其中该位线接触结构接触该第一金属硅化物层，用以与该位线结构电连接。2.如权利要求1所述的半导体存储装置的制作方法，其中形成该位线结构的方法包括：在该半导体基底上形成一多层堆叠结构，该多层堆叠结构包括：金属层；硅层，形成于该金属层上；以及盖层，形成于该硅层上；以及对该多层堆叠结构进行一图案化制作工艺，用以形成该位线结构。3.如权利要求2所述的半导体存储装置的制作方法，其中该半导体基底上定义有一存储单元区以及一周围区，该多层堆叠结构形成于该存储单元区以及该周围区中，且该位线结构至少部分形成于该存储单元区中。4.如权利要求3所述的半导体存储装置的制作方法，还包括：在该周围区形成至少一栅极结构，其中该栅极结构由对该多层堆叠结构进行该图案化制作工艺而与该位线结构一并形成。5.如权利要求4所述的半导体存储装置的制作方法，其中该栅极结构包括：第二金属层，其中该第二金属层与该第一金属层由对该金属层进行该图案化制作工艺所形成；栅极盖层，位于该第二金属层上，其中该栅极盖层与该位线盖层由对该盖层进行该图案化制作工艺所形成；以及第二硅层，位于该第二金属层以及该栅极盖层之间，其中该第二硅层与该第一硅层由对该硅层进行该图案化制作工艺所形成。6.如权利要求5所述的半导体存储装置的制作方法，还包括：形成至少一栅极接触开孔，贯穿该栅极盖层而暴露出部分的该第二硅层；在该栅极接触开孔所暴露出的该第二硅层上形成一第二金属硅化物层；以及在该栅极接触开孔中形成一栅极接触结构，其中该栅极接触结构接触该第二金属硅化物层，用以与该栅极结构电连接。7.如权利要求6所述的半导体存储装置的制作方法，其中该第一金属硅化物层与该第二金属硅化物层由同一制作工艺一并形成。8.如权利要求2所述的半导体存储装置的制作方法，其中该多层堆叠结构还包括非金属导电层，位于该金属层与该半导体基底之间。9.如权利要求8所述的半导体存储装置的制作方法，其中该多层堆叠结构还包括阻障层，位于该金属层与该非金属导电层之间。10.如权利要求1所述的半导体存储装置的制作方法，还包括：在该半导体基底上形成至少一存储节点接触，其中该半导体基底包括多个主动区，该存储节点接触与该多个主动区中的至少一个对应且电连接；在该存储节点接触上形成一第三金属硅化物层；以及在该第三金属硅...

【专利技术属性】
技术研发人员：王嫈乔，冯立伟，何建廷，
申请(专利权)人：联华电子股份有限公司，福建省晋华集成电路有限公司，
类型：发明
国别省市：中国台湾,71