半导体器件和制造该半导体器件的方法技术

本发明专利技术涉及一种半导体器件及制造该半导体器件的方法。公开了一种半导体器件，其被提供有在多层互连层中的有源元件并且减小了芯片面积。在第一互连层上方提供第二互连层。在第一互连层中提供第一层间绝缘层。半导体层提供在第二互连层中并且与第一层间绝缘层接触。在半导体层上方提供栅极绝缘膜。在栅极绝缘膜上方提供栅电极。至少两个第一通路提供在第一互连层中并且通过它们的上端与半导体层接触。

Semiconductor device and method for manufacturing the same

The invention relates to a semiconductor device and a method of manufacturing the semiconductor device. A semiconductor device is provided having an active element in a multilayer interconnect layer and reducing chip area. A second interconnection layer is provided over the first interconnection layer. A first interlayer insulating layer is provided in the first interconnection layer. The semiconductor layer is provided in the second interconnection layer and contacts the first interlayer insulating layer. A gate insulating film is provided over the semiconductor layer. A gate electrode is provided above the gate insulating film. At least two first paths are provided in the first interconnection layer and are contacted with the semiconductor layer through their upper ends.

【技术实现步骤摘要】
半导体器件和制造该半导体器件的方法相关申请的交叉引用于2011年12月16日提交的日本专利申请No.2011-275182，包括说明书、附图和摘要，通过引用其整体而合并于此。
技术介绍
本专利技术涉及一种半导体器件和制造该半导体器件的方法。随着近年来半导体器件中互连的精密，已经提出了多种半导体器件结构。日本未审专利申请公布No.2010-141230描述了以下半导体器件。在第一互连层的绝缘层中提供第一互连和栅电极。在第一互连层上方提供与栅电极接触的栅极绝缘膜。在栅极绝缘膜上方提供半导体层。半导体器件包括栅电极、栅极绝缘膜和半导体层。因而，在互连层中可以形成具有新功能的元件。WO2007/063966描述了下述使用氧化物半导体的半导体器件。在衬底上方提供n-型氧化物半导体层。在该n-型氧化物半导体层中，在沟道部的两侧上方提供氧化物导体层。在n-型氧化物半导体层和氧化物导体层上方提供栅极绝缘膜。在栅极绝缘膜上方提供栅电极。它描述了这样可以改进产品产量。日本未审专利申请公布No.2007-157932描述了下述半导体器件。在半导体衬底上方形成集成电路。在集成层电路上方提供具有凹部的绝缘物。形成非晶体半导体层（大体上是单晶半导体微粒）以便覆盖绝缘层和凹部。在非晶体半导体层中，通过离子注入，在互相隔离的位置形成源极区和漏极区。在非晶体半导体层上方提供栅极绝缘膜。在栅极绝缘膜上方，在平面图中位于源极区和漏极区之间的区域中提供栅电极。在非晶体半导体层之上的互连层中提供源电极和漏电极。即，源电极和漏电极在与栅电极相同的一侧与非晶体半导体层接触。其描述了可以抑制芯片面积的增加。它进一步地公开了非晶体半导体层或大体上的单晶半导体微粒包含Si。该文献没公开非晶体半导体层包含其他材料的情形。由HisaoYabuTa等人在App.Phys.Lett.，Vol.89，112123（2006）中发表的“High-mobilitythin-filmtransistorwithamorphousInGaZnO4channelfabricatedbyroomtemperaturerf-magnetronsputtering（具有通过室温射频磁控溅射制造的非晶InGaZnO4沟道的高移动性薄膜晶体管）”中公开了一种半导体器件，其具有低温溅射的非晶InGaZnO4膜。
技术实现思路
例如，如在上述的JP-ANo.2010-141230，WO2007/063966和JP-A2007-157932中，公开了其中在多互连层中提供半导体元件的半导体器件。本专利技术人已经发现，半导体元件可以提供在多层互连层中，而且可以提供在这些专利文献中未公开的各种结构的多层互连层中。根据本专利技术的一个方面，半导体器件包括：衬底；第一互连层，该第一互连层提供在衬底上方；第二互连层，该第二互连层提供在第一互连层上方；第一层间绝缘层，该第一层间绝缘层提供在第一互连层中；半导体层，该半导体层提供在第二互连层中并且与第一层间绝缘层接触；栅极绝缘膜，该栅极绝缘膜提供在半导体层上方；栅电极，该栅电极提供在栅极绝缘膜上方；以及至少两个第一通路，这至少两个第一通路提供在第一互连层中，并且通过它们的上端与与半导体层接触。根据本专利技术的另一个方面，制造半导体器件的方法包括：在衬底上方形成第一层间绝缘层；在第一层间绝缘层中形成至少两个第一通路；形成半导体层以便与第一层间绝缘层和第一通路接触并且在平面图中与第一通路重叠；在半导体层上方形成栅极绝缘膜；以及在栅极绝缘膜上方形成栅电极。根据本专利技术的又一个方面，在多层互连层中提供的半导体层、栅极绝缘膜、栅电极和第一通路形成有源元件。因此，能够提供一种半导体器件，其中在多层互连层中提供有源元件，从而减小芯片面积。根据本专利技术的这些方面，可以提供一种半导体器件，其中在多层互连层中形成有源元件，并且减小了芯片面积。附图说明图1是示出根据第一实施例的半导体器件的构造的截面图；图2A是根据第一实施例的有源元件的截面图；图2B是根据第一实施例的有源元件的平面图；图3是用于解释根据第一实施例的半导体器件的制造方法的截面图；图4A和4B是用于解释根据第一实施例的半导体器件的制造方法的截面图；图5A和5B是用于解释根据第一实施例的半导体器件的制造方法的截面图；图6A和6B是用于解释根据第一实施例的半导体器件的制造方法的截面图；图7A和7B是用于解释根据第一实施例的半导体器件的制造方法的截面图；图8A和8B是用于解释根据第一实施例的半导体器件的制造方法的截面图；图9是示出根据第二实施例的半导体器件的构造的截面图；图10A是根据第三实施例的有源元件的截面图；图10B是根据第三实施例的有源元件的平面图；图11A是根据第四实施例的有源元件的截面图；图11B是根据第四实施例的有源元件的平面图；图12是根据第五实施例的有源元件的构造的截面图；图13是示出根据第六实施例的有源元件的构造的截面图；图14是示出根据第六实施例的其他有源元件的构造的截面图；图15A是示出根据第七实施例的晶体管的截面图；图15B是示出根据第七实施例的二极管的截面图，以及图15C是示出根据第七实施例的电容器的截面图；图16是示出根据第八实施例的半导体器件的构造的电路图；图17是示出根据第九实施例的半导体器件的构造的电路图；图18是示出根据第十实施例的半导体器件的构造的电路图；以及图19是示出根据第十一实施例的半导体器件的构造的截面图。具体实施方式将参考附图描述本专利技术的优选的实施例。贯穿附图，相同的组成元件带有相同的附图标记，其描述被有选择地省略。第一实施例参考图1和图2描述根据第一实施例的半导体器件10。半导体器件10具有下述构造。在衬底100上方提供第一互连层300。在第一互连层300上方提供第二互连层400。第一层间绝缘层310被提供到第一互连层300。半导体层460被提供在第二互连层400中并且与第一层间绝缘层310接触。在半导体层460上方提供栅极绝缘膜470。在栅极绝缘膜470上方提供栅电极450。至少两个第一通路340被提供在第一互连层300中并且通过它们的上端与半导体层460接触。将具体地描述该结构。首先，参考图1描述半导体器件10的整体结构。图1是示出根据第一实施例的半导体器件10的构造的截面图。衬底100例如是半导体衬底。具体地，衬底100例如是Si衬底。衬底100也可以是复合半导体衬底。向衬底100提供具有多个开口的器件隔离区120。在器件隔离区120的开口中提供第一晶体管20。第一晶体管20形成半导体器件10的内部电路。在此所指的“内部电路”例如表示逻辑电路。第一晶体管20例如是形成逻辑电路的FET（FieldEffectTransistor场效应晶体管）。逻辑电路例如包括多个第一晶体管20。在器件隔离区120的开口中形成注入有杂质的源极区140和漏极区160。也可以形成到源极区140和漏极区160的延伸区（未示出）。在源极区140和漏极区160之间安置的沟道区（没有附图标记）上方提供栅极绝缘膜（没有附图标记）。在栅极绝缘膜上方提供栅电极220。栅电极200例如由多晶硅构成。在下部互连层200中提供栅电极220。侧壁绝缘膜（未示出）形成到栅极绝缘膜以及栅电极220的侧壁上。也可以在源极区140本文档来自技高网...

【技术保护点】
一种半导体器件，包括：衬底；第一互连层，所述第一互连层提供在上述衬底上方；第二互连层，所述第二互连层提供在所述第一互连层上方；第一层间绝缘层，所述第一层间绝缘层提供在所述第一互连层中；半导体层，所述半导体层提供在所述第二互连层中并且与所述第一层间绝缘层接触；栅极绝缘膜，所述栅极绝缘膜提供在所述半导体层上方；栅电极，所述栅电极提供在所述栅极绝缘膜上方；以及至少两个第一通路，所述至少两个第一通路提供在所述第一互连层中并且通过其上端与所述半导体层接触，第二互连，所述第二互连提供在所述第二互连层中并且提供在平面图中与所述栅电极的位置不同的位置处，其中，所述栅电极由如所述第二互连的材料形成。

【技术特征摘要】
2011.12.16 JP 2011-2751821.一种半导体器件，包括：衬底；第一互连层，所述第一互连层提供在上述衬底上方；第二互连层，所述第二互连层提供在所述第一互连层上方；第一层间绝缘层，所述第一层间绝缘层提供在所述第一互连层中；半导体层，所述半导体层提供在所述第二互连层中并且与所述第一层间绝缘层接触；栅极绝缘膜，所述栅极绝缘膜提供在所述半导体层上方；栅电极，所述栅电极提供在所述栅极绝缘膜上方；以及至少两个第一通路，所述至少两个第一通路提供在所述第一互连层中并且通过其上端与所述半导体层接触，第二互连，所述第二互连提供在所述第二互连层中并且提供在平面图中与所述栅电极的位置不同的位置处，其中，所述栅电极由如所述第二互连的材料形成。2.根据权利要求1所述的半导体器件，其中所述衬底是半导体衬底。3.根据权利要求1所述的半导体器件，其中在平面图中，所述第一通路中的至少一个与所述栅电极的一部分重叠。4.根据权利要求3所述的半导体器件，其中在平面图中，至少两个第一通路形成在所述栅电极的范围之内。5.根据权利要求1所述的半导体器件，其中所述栅电极包含Al。6.根据权利要求1所述的半导体器件，其中与所述半导体层接触的所述第一层间绝缘层的上表面与所述第一通路的上表面互相平齐。7.根据权利要求1所述的半导体器件，进一步包括：第二层间绝缘层，所述第二层间绝缘层提供在所述第二互连层中并且提供在所述第一层间绝缘层、所述栅极绝缘膜和所述栅电极上方；以及第二通路，所述第二通路提供在所述第二互连层中并且通过其下端与所述栅电极接触。8.根据权利要求7所述的半导体器件，进一步包括：第三互连层，所述第三互连层提供在所述第二互连层上方；以及第三互连，所述第三互连提供在所述第三互连层中并且提供在平面图中至少重叠所述第二通路的位置处，并且与所述第二通路整体地形成。9.根据权利要求7所述的半导体器件，进一步包括：第三互连层，所述第三互连层提供在所述第二互连层上方；以及第三互连，所述第三互连提供在所述第三互连层中、与所述第二通路接触，并且由与所述第二通路的材料不同的材料形成。10.根据权利要求1所述的半导体器件，进一步包括：第一晶体管，所述第一晶体管提供在所述衬底的表面层附近。11.根据权利要求10所述的半导体器件，其中在平面图中，所述第一晶体管与所述半导体层的一部分重叠。12.根据权利要求1所述的半导体器件，其中，提供有至少两个的所述第一通路中的一个是源电极，所述第一通路中的另一个是漏电极，在平面图中在所述第一通路中的所述另一个位于与所述源电极相对的一侧，并且和所述源电极之间安置有所述栅电极的一部分，并且其中，在平面图中所述栅电极的中心和所述漏电极之间的距离长于在平面图中所述栅电极的中心和所述源电极之间的距离。13.根据权利要求1所述的半导体器件，进一步包括：第一晶体管，所述第一晶体管提供在所述衬底的表面层附近；内部电路，所述内部电路包括所述第一晶体管；以及电极焊盘，所述电极焊盘提供在多层互连层的最上互连层中，用于向所述内部电路提供信号，其中，所述半导体层、所述栅极绝缘膜、所述栅电极和所述第一通路形成第二晶体管，并且其中，所述内部电路通过所述第二晶体管连接到所述电极焊盘。14.根据权利要求13所述的半导体器件，进一步包括：第一电极焊盘，所述第一电极焊盘用于提供第一电压；第二电极焊盘，所述第二电极焊盘用于提供低于所述第一电压的第二电压；以及接口电路，所述接口电路连接到所述第一电极焊盘和所述第二电极焊盘，并且包括所述第二晶体管，其中，所述内部电路通过所述接口电路连接到由第一电压驱动的驱动器件，其中，所述接口电路基于来自所述内部电路的信号向所述驱动器件提供所述第一电压，并且基于来自所述驱动器件的信号向所述内部电路提供第二电压。15.根据权利要求1所述的半导体器件，其中，提供有至少两个的所述第一通路中的一个是源电极，其中，所述第一通路中的另一个是漏电极，所述漏电极位于与所述源电极相对的一侧，并且在平面图中在所述源电极和所述漏电极之间安置有所述栅电极的一部分，其中，所述源电极与所述栅电极短路，并且其中，所述栅电极、所述栅极绝...

【专利技术属性】
技术研发人员：井上尚也，金子贵昭，林喜宏，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本,JP