用于对蚀刻工艺进行先进的离子控制的方法和系统技术方案

本发明专利技术涉及用于对蚀刻工艺进行先进的离子控制的方法和系统。将衬底设置在处理模块内的衬底支架上。所述衬底包括覆盖靶材料的掩模材料，其中所述靶材料中的至少一个部分通过所述掩模材料中的开口暴露。产生暴露于所述衬底的等离子体。在第一持续时间在对应于高偏置电压电平的第一偏置电压设置下在所述衬底支架施加偏置电压。在所述第一持续时间结束后的第二持续时间在对应于低偏置电压电平的第二偏置电压设置下在所述衬底支架施加偏置电压。所述第二偏置电压设置大于0V。以交替和连续的方式重复第一持续时间和第二持续时间持续去除暴露在所述衬底上的所要求量的所述靶材料所必需的总的时间段。

Method and system for advanced ion control of etching processes

The present invention relates to methods and systems for advanced ion control of etching processes. The substrate is disposed on the substrate support within the processing module. The substrate includes a mask material covering the target material, wherein at least one portion of the target material is exposed through an opening in the mask material. Producing a plasma that is exposed to the substrate. A bias voltage is applied to the substrate support in the first duration under a first bias voltage corresponding to the high bias voltage level. At the second duration after the first duration, a bias voltage is applied on the substrate support at a second bias voltage corresponding to the low bias voltage level. The second bias voltage is set to greater than 0V. The total duration of the required amount of target material exposed to the substrate is continuously removed by repeating the first duration and the second duration in an alternating and continuous manner.

【技术实现步骤摘要】
用于对蚀刻工艺进行先进的离子控制的方法和系统
本专利技术涉及半导体器件制造。
技术介绍
许多现代的半导体芯片制造工艺包括产生等离子体，离子和/或自由基成分源于该等离子体，以用于直接或间接地影响暴露于等离子体的衬底的表面上的变化。例如，各种基于等离子体的工艺可用于从衬底表面蚀刻材料、沉积材料到衬底表面上、或修改已经存在于衬底表面上的材料。等离子体通常通过在受控环境中施加射频(RF)功率至处理气体来产生，使得该处理气体被激励并转换成所需要的等离子体。等离子体的特性受许多工艺参数的影响，这些工艺参数包括但不限于处理气体的材料组成、处理气体的流率、等离子体产生区域和周围结构的几何特征、处理气体和周围材料的温度、所施加的RF功率的频率和幅值、和被施加以将等离子体的带电成分朝向衬底吸引的偏置电压等等。理解并控制可能影响所产生的等离子体如何与衬底相互作用的工艺参数中的一些，特别是有关偏置电压的产生和应用，这是有意义的。就是这样的背景下，产生本专利技术。
技术实现思路
在一示例性的实施方式中，公开了一种用于在半导体器件的制造中对靶材料进行等离子体蚀刻的方法。该方法包括(a)用于将衬底设置在处理模块内的衬底支架上的操作。所述衬底包括覆盖靶材料的掩模材料，其中所述靶材料中的至少一个部分通过所述掩模材料中的开口暴露。该方法包括(b)用于产生暴露于所述衬底的等离子体的操作。该方法包括(c)用于在第一持续时间在对应于高偏置电压电平的第一偏置电压设置下在所述衬底支架施加偏置电压的操作。该方法包括(d)用于在所述第一持续时间结束后的第二持续时间在对应于低偏置电压电平的第二偏置电压设置下在所述衬底支架施加偏置电压的操作。所述第二偏置电压设置大于0V。并且所述第二偏置电压设置为足够低，以避免离子诱导去除所述掩模材料。该方法包括(e)用于以交替和连续的方式重复操作(c)和(d)持续去除暴露在所述衬底上的所要求量的所述靶材料所必需的总的时间段。在一示例性实施方式中，公开了一种用于在半导体器件的制造中对靶材料进行等离子体蚀刻的系统。所述系统包括：被配置为支撑暴露于等离子体的衬底的衬底支架。所述系统包括：射频(RF)电源，其被连接以产生并传送RF信号到所述衬底支架以在所述衬底支架处产生偏置电压。所述RF电源包括第一RF产生器、第二RF产生器、RF同步逻辑和阻抗匹配电路。所述第一RF产生器和所述第二RF产生器被构造成彼此独立地运行。所述RF同步逻辑被配置来使所述第一RF产生器和所述第二RF产生器的运行同步，以便能够针对两个交替处理状态中的每一个在所述衬底支架处产生所要求的偏置电压。在一示例性的实施方式中，公开了一种用于在半导体器件的制造中对靶材料进行等离子体蚀刻的方法。该方法包括(a)用于将衬底设置在处理模块内的衬底支架上的操作。所述衬底包括覆盖靶材料的掩模材料，其中所述靶材料中的至少一个部分通过所述掩模材料中的开口暴露。该方法包括(b)用于产生暴露于所述衬底的等离子体的操作。该方法包括(c)用于在第一持续时间在对应于高偏置电压电平的第一偏置电压设置下在所述衬底支架施加偏置电压的操作。该方法包括(d)用于在所述第一持续时间结束后的第二持续时间在对应于低偏置电压电平的第二偏置电压设置下在所述衬底支架施加偏置电压的操作。所述第二偏置电压设置大于0V。并且所述第二偏置电压设置为足够低，以避免离子诱导去除所述掩模材料。该方法还包括操作(e)，其中，在所述第二持续时间结束后的在第三持续时间在所述衬底支架施加零偏置电压。该方法还包括(f)以连续的方式重复操作(c)、(d)和(e)持续去除暴露在所述衬底上的所要求量的所述靶材料所必需的总的时间段的操作。具体而言，本专利技术的一些方面可以阐述如下：1.一种用于在半导体器件的制造中对靶材料进行等离子体蚀刻的方法，该方法包括：(a)将衬底设置在处理模块内的衬底支架上，其中，所述衬底包括覆盖靶材料的掩模材料，其中所述靶材料中的至少一个部分通过所述掩模材料中的开口暴露；(b)产生暴露于所述衬底的等离子体；(c)在第一持续时间在对应于高偏置电压电平的第一偏置电压设置下在所述衬底支架处施加偏置电压；(d)在所述第一持续时间结束后的第二持续时间在对应于低偏置电压电平的第二偏置电压设置下在所述衬底支架处施加偏置电压，其中所述第二偏置电压设置大于0V，并且其中所述第二偏置电压设置为足够低，以避免离子诱导去除所述掩模材料；以及(e)以交替和连续的方式重复操作(c)和(d)持续去除暴露在所述衬底上的所要求量的所述靶材料所必需的总的时间段。2.根据条款1所述的方法，其中所述掩模材料对暴露于所述等离子体中的化学蚀刻是有抗性的，并且，其中对于暴露于所述等离子体中的所述掩模材料的离子诱导去除，需要阈值偏置电压，使得当施加到所述衬底支架的偏置电压在所述阈值偏置电压以下时，所述掩模材料不会经受离子诱导的溅射，并且其中，在操作(d)中的所述第二偏置电压设置是在所述阈值偏置电压附近，以及其中根据施加到所述衬底支架的偏置电压，所述靶材料经受暴露于所述等离子体的化学蚀刻和离子辅助的蚀刻两者。3.根据条款2所述的方法，其中用于在操作(b)中产生所述等离子体的处理气体混合物包含氧气和钝化气体。4.根据条款3所述的方法，其中所述掩模材料是SiO2、SiN、SiON和Si-ARC中的一种或多种，并且其中所述靶材料是光致抗蚀剂材料、碳材料、经掺杂的碳材料、经碳掺杂的材料、硅材料和金属中的一种或多种。5.根据条款1所述的方法，其中，对应于所述高偏置电压电平的所述第一偏置电压设置是在从约400V延伸至约3000V的范围内，并且其中，对应于所述低偏置电压电平的所述第二偏置电压设置是在从约20V延伸至约300V的范围内。6.根据条款1所述的方法，其中所述第一持续时间为至少1秒，且其中所述第二持续时间为至少1秒。7.根据条款1所述的方法，其中所述第一持续时间小于100毫秒，并且其中所述第二持续时间小于100毫秒。8.根据条款7所述的方法，其中所述第一持续时间和所述第二持续时间一起限定偏置电压循环，其中所述偏置电压的循环的频率与被传送到衬底支架以产生所述偏置电压的射频(RF)信号的频率是在相同的数量级。9.根据条款1所述的方法，其中所述第一持续时间不同于所述第二持续时间。10.根据条款1所述的方法，其中所述第一持续时间基本上等于所述第二持续时间。11.根据条款1所述的方法，其中在操作(d)中在所述第二持续时间期间施加的所述第二偏置电压通过连续波射频(RF)信号产生，并且其中，在操作(c)中在所述第一持续时间期间施加的所述第一偏置电压是通过将RF信号添加到连续波RF信号而产生的。12.根据条款11所述的方法，其中所述第一持续时间不到所述第一持续时间和所述第二持续时间的总和的10％。13.根据条款1所述的方法，其还包括：在所述第一持续时间期间与操作(c)结合，提供较低的初级线圈功率，以产生在操作(b)暴露于所述衬底的所述等离子体；以及在所述第二持续时间期间与操作(d)结合，提供较高的初级线圈功率，以产生在操作(b)暴露于所述衬底的所述等离子体。14.根据条款13所述的方法，其中所述较低的初级线圈功率是在从约50瓦(W)延伸至约2000W的范围内，并且其中所述较高的初级线圈功率是在本文档来自技高网...

【技术保护点】
一种用于在半导体器件的制造中对靶材料进行等离子体蚀刻的方法，该方法包括：(a)将衬底设置在处理模块内的衬底支架上，其中，所述衬底包括覆盖靶材料的掩模材料，其中所述靶材料中的至少一个部分通过所述掩模材料中的开口暴露；(b)产生暴露于所述衬底的等离子体；(c)在第一持续时间在对应于高偏置电压电平的第一偏置电压设置下在所述衬底支架处施加偏置电压；(d)在所述第一持续时间结束后的第二持续时间在对应于低偏置电压电平的第二偏置电压设置下在所述衬底支架处施加偏置电压，其中所述第二偏置电压设置大于0V，并且其中所述第二偏置电压设置为足够低，以避免离子诱导去除所述掩模材料；以及(e)以交替和连续的方式重复操作(c)和(d)持续去除暴露在所述衬底上的所要求量的所述靶材料所必需的总的时间段。

【技术特征摘要】
2015.11.04 US 14/932,4581.一种用于在半导体器件的制造中对靶材料进行等离子体蚀刻的方法，该方法包括：(a)将衬底设置在处理模块内的衬底支架上，其中，所述衬底包括覆盖靶材料的掩模材料，其中所述靶材料中的至少一个部分通过所述掩模材料中的开口暴露；(b)产生暴露于所述衬底的等离子体；(c)在第一持续时间在对应于高偏置电压电平的第一偏置电压设置下在所述衬底支架处施加偏置电压；(d)在所述第一持续时间结束后的第二持续时间在对应于低偏置电压电平的第二偏置电压设置下在所述衬底支架处施加偏置电压，其中所述第二偏置电压设置大于0V，并且其中所述第二偏置电压设置为足够低，以避免离子诱导去除所述掩模材料；以及(e)以交替和连续的方式重复操作(c)和(d)持续去除暴露在所述衬底上的所要求量的所述靶材料所必需的总的时间段。2.根据权利要求1所述的方法，其中所述掩模材料对暴露于所述等离子体中的化学蚀刻是有抗性的，并且，其中对于暴露于所述等离子体中的所述掩模材料的离子诱导去除，需要阈值偏置电压，使得当施加到所述衬底支架的偏置电压在所述阈值偏置电压以下时，所述掩模材料不会经受离子诱导的溅射，并且其中，在操作(d)中的所述第二偏置电压设置是在所述阈值偏置电压附近，以及其中根据施加到所述衬底支架的偏置电压，所述靶材料经受暴露于所述等离子体的化学蚀刻和离子辅助的蚀刻两者。3.根据权利要求2所述的方法，其中用于在操作(b)中产生所述等离子体的处理气体混合物包含氧气和钝化气体。4.根据权利要求3所述的方法，其中所述掩模材料是SiO2、SiN、SiON和Si-ARC中的一种或多种，并且其中所述靶材料是光致抗蚀剂材料、碳材料、经掺杂的碳材料、经碳掺杂的材料、硅材料和金属中的一种或多种。5.根据权利要求1所述的方法，其中，对应于所述高偏置电压电平的所述第一偏置电压设置是在从约400V延伸至约3000V的范围内，并且其中，对应于所述低偏置电压电平的所述第二偏置电压设置是...

【专利技术属性】
技术研发人员：谭忠奎，傅乾，吴英，许晴，约翰·德鲁厄里，
申请(专利权)人：朗姆研究公司，
类型：发明
国别省市：美国,US