外围电路、半导体存储器件及其操作方法技术

本公开涉及一种电子设备，更具体地涉及一种外围电路、半导体存储器件以及该半导体存储器件和/或外围电路的操作方法。操作半导体存储器件的方法可以包括导通传输晶体管。

Peripheral circuit, semiconductor memory device and operation method thereof

The present disclosure relates to an electronic device, more particularly to a peripheral circuit, a semiconductor memory device, and an operation method of the semiconductor memory device and / or peripheral circuit. A method of operating a semiconductor memory device may include a pass through transistor.

【技术实现步骤摘要】
外围电路、半导体存储器件及其操作方法相关申请的交叉引用本申请要求2015年11月3日向韩国知识产权局提交的申请号为10-2015-0153908的韩国专利申请的优先权，该韩国申请的全部公开内容通过引用合并于此。
各种实施例总体涉及一种电子设备，更具体地，涉及一种外围电路、半导体存储器件以及该半导体器件和/或外围电路的操作方法。
技术介绍
半导体存储器件由诸如硅(Si)、锗(Ge)、砷化镓(GaAs)和磷化铟(Inp)的半导体材料制成。半导体存储器件被分为易失性存储器件和非易失性存储器件。易失性存储器件在掉电时丢失储存的数据。易失性存储器件的示例包括静态RAM(SRAM)、动态RAM(DRAM)和同步DRAM(SDRAM)。非易失性存储器件不管上电/掉电如何都保持储存的数据。非易失性存储器的示例包括只读存储器(ROM)、掩膜ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、快闪存储器、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)和铁电RAM(FRAM)。快闪存储器被分为或非型存储器和与非型存储器。
技术实现思路
根据实施例，可以提供一种半导体存储器件。半导体存储器件可以包括存储单元阵列，存储单元阵列包括多个存储单元。半导体存储器件可以包括耦合电路，耦合电路包括耦接在全局线与局部线之间的传输晶体管，局部线耦接至多个存储单元。半导体存储器件可以包括地址解码器，地址解码器耦接至块字线和全局线，块字线耦接至传输晶体管的栅极。根据实施例，可以提供一种操作半导体存储器件的方法。半导体存储器件可以包括多个存储单元。该方法可以包括导通传输晶体管。根据实施例，可以提供一种半导体存储器件。半导体存储器件可以包括存储单元阵列，存储单元阵列包括多个存储单元。半导体器件可以包括耦合电路，耦合电路包括耦接在全局线与局部线之间的传输晶体管，局部线耦接至多个存储单元。根据实施例，可以提供一种外围电路。外围电路可以包括耦接在全局线与局部线之间的传输晶体管以及耦接至块字线和全局线的地址解码器，块字线共同耦接至传输晶体管的栅极。地址解码器可以被配置为导通传输晶体管。附图说明图1是图示包括半导体存储器件和控制器的存储系统的示例代表的框图。图2是图示半导体存储器件的示例代表的框图。图3是图示图2中所示的地址解码器的结构的示例代表的框图。图4是图示图2中所示的存储单元阵列的实施例的示例代表的视图。图5是图示图2中所示的存储单元阵列的实施例的示例代表的视图。图6A是图示在擦除操作期间被施加至选中存储块的电压的示例代表的视图。图6B是图示在擦除操作期间被施加至未选中存储块的电压的示例代表的视图。图7A是图示在擦除操作期间流入选中存储块的热空穴的示例代表的视图。图7B是图示在擦除操作期间流入未选中存储块的热空穴的示例代表的视图。图8是图示根据实施例的被施加至未选中存储块的电压脉冲的示例代表的视图。图9是图示被施加至未选中存储块的电压脉冲的实施例的示例代表的视图。图10是图示被施加至未选中存储块的电压脉冲的实施例的示例代表的视图。图11是图示被施加至未选中存储块的电压脉冲的实施例的示例代表的视图。图12是图示根据实施例的由半导体存储器件的操作导致的效果的示例代表的视图。图13是图示由被施加至未选中存储块的电压脉冲引起的源极选择线的电势改变的示例代表的视图。图14是图示根据实施例的包括半导体存储器件的存储系统的应用示例的示例代表的框图。图15是图示包括参照图14所述的存储系统的计算系统的示例代表的框图。具体实施方式各种实施例可以针对一种具有改善的可靠性的半导体存储器件及其操作方法。仅说明在本说明书中公开的根据构思的实施例的示例的特定结构或功能描述以描述根据本构思的实施例的示例，且根据本构思的实施例的示例可以通过各种形式来实现，但是该描述不局限于在本说明书中描述的实施例的示例。各种变型和改变可以应用于根据本构思的实施例的示例，使得实施例的示例将在附图中被图示以及在说明书中被描述。然而，根据本构思的实施例的示例不局限于特定实施例，而是包括被包括在本公开的精神和技术范围内的所有变化、等同或替换。诸如第一或第二的术语可以用于描述各种组件，但所述组件不受到以上术语的限制。以上术语用于区分一个组件与另一个组件，例如，在不脱离根据本公开的构思的范围的情况下，第一组件可以被称为第二组件，类似地，第二组件可以被称为第一组件。应当理解的是，当描述一元件“耦接”或“连接”至另一元件时，该元件可以直接耦接或直接连接至另一元件，或者通过第三元件而耦接或连接至另一元件。相反，应当理解的是，当一元件被称为“直接连接至”或“直接耦接至”另一元件时，另一元件不介于两者之间。描述组件之间关系的其他表达(即，“在...之间”和“直接在...之间”或“相邻于”和“直接相邻于”)需要通过相同的方式来解释。在本说明书使用的术语仅用于描述实施例的特定示例，而非意在限制本公开。如果在上下文中不存在明确相反的含义，则单数形式可以包括复数形式。在本说明书中，应当理解的是，术语“包括”或“具有”表示存在在本说明书中描述的特征、数量、步骤、操作、组件、部分或其组合，但不预先排除存在或增加一个或更多个其他特征、数量、步骤、操作、组件、部分或其组合的可能性。如果没有相反地定义，则在本文中使用的包括技术术语或科技术语的所有术语具有与本领域技术人员所通常理解的含义相同的含义。如果在说明书中未明确地定义，则在常用字典中定义的术语应当被解释为具有与相关领域上下文中的含义相同的含义，而不会以理想化或过于形式化的含义来解释。在下文中，本公开将通过参照附图解释实施例的示例来描述。图1是图示包括半导体存储器件100和控制器200的存储系统1000的框图。参照图1，存储系统1000可以包括半导体存储器件100和控制器200。半导体存储器件100可以响应于控制器200的控制而操作。半导体存储器件100可以包括存储单元阵列110，存储单元阵列110包括多个存储块。根据实施例，半导体存储器件100可以是快闪存储器件。半导体存储器件100可以被配置为从控制器200接收命令和地址，以及访问根据地址而被选中的存储单元阵列的区域。换句话说，半导体存储器件100可以对由地址选中的区域执行与命令相对应的内部操作。半导体存储器件100可以包括被配置为执行内部操作的外围电路120。半导体存储器件100可以执行编程操作、读取操作和擦除操作。在编程操作期间，半导体存储器件100可以利用数据对根据地址而选中的区域进行编程。在读取操作期间，半导体存储器件100可以从由地址选中的区域读取数据。在擦除操作期间，半导体存储器件100可以擦除储存在由地址选中的区域中的数据。控制器200可以控制半导体存储器件100来执行编程操作、读取操作或擦除操作。在编程操作期间，控制器200可以将编程命令、地址和数据提供至半导体存储器件100。在读取操作期间，控制器200可以将读取命令和地址提供至半导体存储器件100。在擦除操作期间，控制器200可以将擦除命令和地址提供至半导体存储器件100。根据实施例，控制器200可以包括诸如随机存取存储器(RAM)、处理单元、主本文档来自技高网...

【技术保护点】
一种半导体存储器件，包括：存储单元阵列，包括多个存储单元；耦合电路，包括耦接在全局线与局部线之间的传输晶体管，局部线耦接至所述多个存储单元；以及地址解码器，耦接至块字线和全局线，块字线耦接至传输晶体管的栅极，其中，在所述多个存储单元之中的包括在选中存储块中的存储单元的擦除操作期间，地址解码器将电压脉冲施加至耦接至未选中存储块的局部线以及浮置局部线。

【技术特征摘要】
2015.11.03 KR 10-2015-01539081.一种半导体存储器件，包括：存储单元阵列，包括多个存储单元；耦合电路，包括耦接在全局线与局部线之间的传输晶体管，局部线耦接至所述多个存储单元；以及地址解码器，耦接至块字线和全局线，块字线耦接至传输晶体管的栅极，其中，在所述多个存储单元之中的包括在选中存储块中的存储单元的擦除操作期间，地址解码器将电压脉冲施加至耦接至未选中存储块的局部线以及浮置局部线。2.如权利要求1所述的半导体存储器件，其中，地址解码器施加块电压脉冲以导通将包括在未选中存储块中的存储单元耦接的传输晶体管，在传输晶体管被导通时将电压脉冲施加至耦接至未选中存储块的全局线，以及关断传输晶体管。3.如权利要求2所述的半导体存储器件，其中，被施加至耦接至要导通的传输晶体管的栅电极的块字线的块电压脉冲大于与选中存储块相对应的传输晶体管的阈值电压电平。4.如权利要求2所述的半导体存储器件，其中，地址解码器将传输晶体管关断以及将全局线放电。5.如权利要求4所述的半导体存储器件，其中，在传输晶体管被关断之后的时间点，将全局线放电。6.如权利要求2所述的半导体存储器件，其中，地址解码器同时施加块电压脉冲和电压脉冲。7.如权利要求2所述的半导体存储器件，其中，地址解码器在施加块电压脉冲和电压脉冲中的一个脉冲之前，施加块电压脉冲和电压脉冲中的另一个脉冲。8.如权利要求4所述的半导体存储器件，其中，地址解码器将全局线放电至接地电压电平。9.如权利要求4所述的半导体存储器件，其中，地址解码器将全局线放电至比电压脉冲的电平低的放电电压电平。10.如权利要求1所述的半导体存储器件，其中，全局线包括全局字线、全局源极选择线和全局漏极选择线中的至少一种。11.如权利要求2所述的半导体存储器件，其中，地址解码器将低电压脉冲施加至耦接至选中存储块的全...

【专利技术属性】
技术研发人员：李熙烈，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国,KR