用于封装级可靠性测试的静电防护电路和测试安装方法技术

本发明专利技术提供了一种用于封装级可靠性测试的静电防护电路和测试安装方法。本发明专利技术的用于封装级可靠性测试的静电防护电路由测试结构上的固有焊盘、测试对象与测试结构固有焊盘之间的固有引线、用于封装级可靠性测试的样品底座上的固有焊盘、测试结构与底座固有焊盘之间的引线、以及底座固有焊盘相互之间的引线构成。

【技术实现步骤摘要】

本专利技术涉及半导体集成电路可靠性测试领域，更具体地说，本专利技术涉及一种用于封装级可靠性测试的静电防护电路以及一种用于封装级可靠性测试的测试安装方法。
技术介绍
在封装级可靠性测试中，样品测试前的准备环节较多(如晶圆切割、封装、打线、运输、连接测试板等)，且封装后引脚(Pin)暴露，因此封装级样品相比晶圆级可靠性测试样品更容易从环境中积累静电。当积累的静电通过人体或测试电路的接地端释放而导致静电释放(electrostaticdischarge，ESD)时，产生的电流可达数安培或数十安培。这可使样品中的测试结构烧毁或损伤，从而无法获得有意义的测试结果。集成电路的静电防护措施，主要有减少静电积累和设计ESD保护电路两种。前者通过减少样品与人体或设备、环境的直接接触和除静电设备(如离子风扇)等实现，后者一般通过在芯片中集成ESD保护器件进行，如二极管、可控硅整流器、横向双扩散MOS管、纳米相变ESD保护器件、有机/金属复合材料构成的ESD保护器件等。对于封装级可靠性测试来说，由于其连接到测试电路之后已由一个引脚接地，无法再积累静电，因此只需要在样品开始测试之前的关键环节做好ESD防护即可，并无必要与ESD保护器件永久集成。且这些ESD保护器件均须在晶圆制造过程中实现，工艺复杂，也耗费有限的晶圆空间，对可靠性测试来说并无必要。所以，目前封装级可靠性测试的ESD防护以减少静电积累为主，并只在转移样品至测试板时通过金属夹具将所有引脚短路，以形成短暂的ESD保护电路。然而，这些措施的有效性严重依赖于操作人员的经验，并不可靠。特别是随着CMOS工艺特征尺寸的不断缩小，CMOS集成电路抗静电击穿的能力越来越弱，现有措施也越来越不足以实现有效的ESD防护。
技术实现思路
本专利技术所要解决的技术问题是针对现有技术中存在的上述缺陷，提供一种能够有效减少封装级可靠性测试中由ESD造成的样品损失并降低其测试成本的静电防护电路以及一种用于包含这种静电防护电路的样品的封装级可靠性测试的测试安装方法。为了实现上述技术目的，根据本专利技术，提供了一种用于封装级可靠性测试的静电防护电路，其中所述用于封装级可靠性测试的静电防护电路由测试结构上的固有焊盘、测试对象与测试结构固有焊盘之间的固有引线、用于封装级可靠性测试的样品底座上的固有焊盘、测试结构固有焊盘与底座固有焊盘之间的引线、以及底座固有焊盘相互之间的引线构成。优选地，所述测试对象为封装级可靠性评价对象，包括用于半导体集成电路后端连接的带状导电薄膜、导电通孔、导电接触孔和电介质。优选地，所述测试结构固有焊盘为测试结构固有测试端口和底座引线的焊接接口，所述测试结构固有焊盘通过引线分别连接到测试对象和底座上。优选地，所述测试对象与测试结构固有焊盘之间的固有引线为用于半导体集成电路后端连接的带状导电薄膜和导电通孔。优选地，所述用于封装级可靠性测试的样品底座包括陶瓷底座和金属底座。优选地，所述样品底座上的固有焊盘为底座上用于焊接引线的接口，固有焊盘与测试结构固有焊盘通过引线相连，同时也与作为底座上测试端口的相应引脚导通。优选地，所述测试结构固有焊盘与底座固有焊盘之间的引线的两端分别焊接在作为测试结构固有测量端口的焊盘和与底座测量端口相通的底座焊盘上。优选地，所述测试结构与底座固有焊盘之间的引线的电阻应不超过测试对象的1/10。优选地，所述底座固有焊盘相互之间的引线的两端分别焊接在与底座测试端口相通的底座固有焊盘上，从而将所有可靠性测试涉及到的测试端口短路，或将其中与最容易发生ESD破坏的测试对象相连的两个或多个测试端口短路。为了实现上述技术目的，根据本专利技术，还提供了一种用于封装级可靠性测试的测试安装方法，包括：在对包含上述用于封装级可靠性测试的静电防护电路的封装级样品进行可靠性测试时，首先使测试板上将要与样品底座上的测试引脚相连的几个端口中的一个接地；随后将样品安装在测试板上，并保证作为测试端口的引脚中有一个与测试板上预先接地的端口相连，从而使得这个引脚也接地；然后将上述的底座固有焊盘相互之间的引线切断；最后开始测试。从上述技术方案的描述可见，相比于现有的封装级可靠性测试方法，本专利技术仅仅在封装打线时增加了一条或几条用于底座固有焊盘相互之间连接的引线，即形成了有效的ESD(electrostaticdischarge，静电释放)防护电路，同时在测试安装时也仅增加了一项切断上述这些引线的步骤。本专利技术利用成熟的打线工艺实现ESD(electrostaticdischarge，静电释放)防护电路，简便易行，大大减少了封装样品在测试前的准备环节中由ESD造成的样品损失，提高了样品的利用率，降低了测试成本。附图说明结合附图，并通过参考下面的详细描述，将会更容易地对本专利技术有更完整的理解并且更容易地理解其伴随的优点和特征，其中：图1示意性地示出了根据本专利技术优选实施例的带静电保护的封装级电迁移样品的打线方式。图2示意性地示出了根据现有技术的常规封装级电迁移样品的打线方式。需要说明的是，附图用于说明本专利技术，而非限制本专利技术。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。具体实施方式为了使本专利技术的内容更加清楚和易懂，下面结合具体实施例和附图对本专利技术的内容进行详细描述。在本专利技术的优选具体实施例中，所述静电防护电路由测试结构上的固有焊盘、测试对象与测试结构固有焊盘之间的固有引线、用于封装级可靠性测试的样品底座上的固有焊盘、测试结构固有焊盘与底座固有焊盘之间的引线、以及底座固有焊盘相互之间的引线构成；在本专利技术的优选具体实施例中，所述测试对象为封装级可靠性评价对象，包括Cu线、Al线、金属W等用于半导体集成电路后端连接的带状导电薄膜、导电通孔、导电接触孔、金属间电介质和栅极氧化层等；在本专利技术的优选具体实施例中，所述测试结构固有焊盘为测试结构固有测试端口和底座引线的焊接接口，所述测试结构固有焊盘的两端分别通过引线连接到测试对象和底座上；在本专利技术的优选具体实施例中，所述测试对象与测试结构固有焊盘之间的引线为Cu线、Al线、W等用于半导体集成电路后端连接的带状导电薄膜和导电通孔。在本专利技术的优选具体实施例中，所述用于封装级可靠性测试的样品底座包括陶瓷底座、金属底座等。在本专利技术的优选具体实施例中，所述样品底座上的固有焊盘为底座上用于焊接引线的接口，固有焊盘的一端与测试结构固有测试端口通过引线相连，固有焊盘另一端与作为底座上测试端口的相应引脚连通。在本专利技术的优选具体实施例中，所述测试结构固有焊盘与底座固有焊盘之间的引线的两端分别焊接在作为测试结构固有测量端口的焊盘和与底座测量端口相通的底座焊盘上。在本专利技术的优选具体实施例中，所述测试结构固有焊盘与底座固有焊盘之间的引线为适合于打线工艺的导线，包括金线、Al线等。在本专利技术的优选具体实施例中，所述测试结构固有焊盘与底座固有焊盘之间的引线的电阻远小于测试对象。在本专利技术的优选具体实施例中，作为优选，所述测试结构固有焊盘与底座固有焊盘之间的引线的电阻应最多为测试对象的1/10。在本专利技术的优选具体实施例中，所述底座固有焊盘之间的引线的两端分别焊接在与底座测试端口相通的底座固有焊盘上，从而将所有可靠性测试涉及到的测试端口短路，或将其中与最容易发生本文档来自技高网...

【技术保护点】
一种用于封装级可靠性测试的静电防护电路，其特征在于，所述用于封装级可靠性测试的静电防护电路由测试结构上的固有焊盘、测试对象与测试结构固有焊盘之间的固有引线、用于封装级可靠性测试的样品底座上的固有焊盘、测试结构固有焊盘与底座固有焊盘之间的引线、以及底座固有焊盘相互之间的引线构成。

【技术特征摘要】
1.一种用于封装级可靠性测试的静电防护电路，其特征在于，所述用于封装级可靠性测试的静电防护电路由测试结构上的固有焊盘、测试对象与测试结构固有焊盘之间的固有引线、用于封装级可靠性测试的样品底座上的固有焊盘、测试结构固有焊盘与底座固有焊盘之间的引线、以及底座固有焊盘相互之间的引线构成。2.根据权利要求1所述的用于封装级可靠性测试的静电防护电路，其特征在于，所述测试对象为封装级可靠性评价对象，包括用于半导体集成电路后端连接的带状导电薄膜、导电通孔、导电接触孔和电介质。3.根据权利要求1或2所述的用于封装级可靠性测试的静电防护电路，其特征在于，所述测试结构固有焊盘为测试结构固有测试端口和底座引线的焊接接口。4.根据权利要求1或2所述的用于封装级可靠性测试的静电防护电路，其特征在于，所述测试对象与测试结构固有焊盘之间的固有引线为用于半导体集成电路后端连接的带状导电薄膜和导电通孔。5.根据权利要求1或2所述的用于封装级可靠性测试的静电防护电路，其特征在于，所述用于封装级可靠性测试的样品底座包括陶瓷底座和金属底座。6.根据权利要求1或2所述的用于封装级可靠性测试的静电防护电路，其特征在于，所述样品底座上的固有焊盘为底座上用于焊接引线的接口，其与作...

【专利技术属性】
技术研发人员：郑辉，尹彬锋，周柯，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：上海;31