GOA电路制造技术

本发明专利技术涉及一种GOA电路。该GOA电路包括：第一薄膜晶体管(T1)至第十四薄膜晶体管(T14)，第一电容(C1)和第二电容(C2)。本发明专利技术在现有的GOA电路架构的基础上增加了薄膜晶体管(T9～T14)组成的一控制单元，引入一组相位相反的控制信号(Select1、Select2)，主要作用是将GOA电路栅极输出一分为二。在一些特殊的显示模式下，数据(Data)信号对应的频率将会减半，对应的驱动功耗也会降低。本发明专利技术提供一种GOA电路，可以有效的减小GOA电路所占的布局空间，对发展窄边框技术起到一定的帮助作用；在一些特殊的显示模式下能够降低面板的驱动功耗。

【技术实现步骤摘要】

本专利技术涉及液晶显示器领域，尤其涉及一种GOA电路。
技术介绍
阵列基板行驱动(GateDriverOnArray，简称GOA)技术是利用现有薄膜晶体管液晶显示器阵列(Array)制程将栅极(Gate)行扫描驱动信号电路制作在阵列基板上，实现对栅极逐行扫描的驱动方式的一项技术。而对于现有的GOA电路在设计时，都是通过多级级联的方式实现栅极的逐行输出。参见图1，其为现有的GOA电路示意图，图1上部GOA单元对应输出第n行水平扫描信号，图1下部GOA单元对应输出第n+1行水平扫描信号。现以第n级GOA单元为例来说明现有GOA电路的结构，现有的GOA电路包括级联的多个GOA电路单元，其中输出第n行水平扫描信号的第n级GOA电路单元包括：薄膜晶体管T1，其栅极连接第n-2级GOA电路单元的信号输出点Gn-2，源极和漏极分别连接节点Hn和输入正向扫描控制信号U2D；薄膜晶体管T2，其栅极连接节点Qn，源极和漏极分别连接第n级GOA电路单元的信号输出点Gn和输入时钟信号CKV1；薄膜晶体管T3，其栅极连接第n+2级GOA电路单元的信号输出点Gn+2，源极和漏极分别连接节点Hn和输入反向扫描控制信号D2U；薄膜晶体管T4，其栅极连接节点Pn，源极和漏极分别连接信号输出点Gn和恒压低电位VGL；薄膜晶体管T5，其栅极连接恒压高电位VGH，源极和漏极分别连接节点Hn和节点Qn；薄膜晶体管T6，其栅极连接节点Pn，源极和漏极分别连接节点Hn和恒压低电位VGL；薄膜晶体管T7，其栅极连接节点Hn，源极和漏极分别连接节点Pn和恒压低电位VGL；薄膜晶体管T8，其栅极输入时钟信号CKV3，源极和漏极分别连接节点Pn和恒压高电位VGH；电容C1，其两端分别连接节点Qn和信号输出点Gn；电容C2，其两端分别连接节点Pn和恒压低电位VGL。节点Q(即Qn)为用于控制栅极驱动信号输出的点；节点P(即Pn)为用于维持Q点及Gn点低电平的稳定点。图1中虚线框部分即为GOA电路的正反向扫描单元。第n+1级GOA电路单元电路结构与第n级类似，不再赘述。参见图2，其为图1的GOA电路正向扫描时序示意图，现结合图1，对电路的具体工作过程(正向扫描)介绍如下：以Gn级输出为例；正向扫描时：U2D为高电平，D2U为低电平；阶段1，预充电：Gn-2与U2D同时为高电平，T1导通，Hn点被预充电。当Hn点为高时，T5处于导通状态，Qn点被预充电。当Hn点为高时，T7处于导通状态，Pn点被拉低；阶段2，Gn输出高电平：在阶段1中，Qn点被预充电，C1对电荷具有一定的保持作用，T2处于导通状态，CKV1的高电平输出到Gn端；阶段3，Gn输出低电平：C1对Qn点的高电平具有保持作用，而此时CKV1的低电平将Gn点拉低；阶段4，Qn点拉低到VGL：当Gn+2为高电平，此时D2U为低电平，T3处于导通的状态，那么Qn点被拉低到VGL；阶段5，Qn点及Gn点低电平维持阶段：当Qn点变为低电平后，T7处于截止状态，当CKV3跳变为高电平时T8导通，P点被充电，那么T4和T6均处于导通的状态，可以保证Qn点及Gn点低电平的稳定，同时C2对Pn点的高电平具有一定的保持作用。当然Gn+1级输出原理上于Gn输出相似，只是控制时序按照一定的规律循环。参见图3，其为图1的GOA电路反向扫描时序示意图，现结合图1，对电路的具体工作过程(反向扫描)介绍如下：以Gn级输出为例；正向扫描时：U2D为高电平，D2U为低电平；阶段1，预充电：Gn+2与D2U同时为高电平，T3导通，Hn点被预充电。当Hn点为高时，T5处于导通状态，Qn点被预充电。当Hn点为高时，T7处于导通状态，Pn点被拉低；阶段2，Gn输出高电平：在阶段1中，Qn点被预充电，C1对电荷具有一定的保持作用，T2处于导通状态，CKV1的高电平输出到Gn端；阶段3，Gn输出低电平：C1对Qn点的高电平具有保持作用，而此时CKV1的低电平将Gn点拉低；阶段4，Qn点拉低到VGL：当Gn-2为高电平，此时U2D为低电平，T1处于导通的状态，那么Qn点被拉低到VGL；阶段5，Qn点及Gn点低电平维持阶段：当Qn点变为低电平后，T7处于截止状态，当CKV3跳变为高电平时T8导通，P点被充电，那么T4和T6均处于导通的状态，可以保证Qn点及Gn点低电平的稳定，同时C2对Pn点的高电平具有一定的保持作用。当然Gn+1级输出原理上于Gn输出相似，只是控制时序按照一定的规律循环。一方面，按照目前LCD的发展趋势，窄边框越来越受到大家的欢迎，尤其是左右边框的减小。对于现有的GOA电路在设计时，都是通过多级级联的方式实现栅极(Gate)的逐行输出，GOA电路图见图1，对应Gn+1、Gn级输出，详细时序见图2和图3。以全高清(FHD)隔行(Interlace)驱动方式为例，单边共计960级栅极输出，那么就对应480级图1所示的布局(Layout)。当左右边框(border)在不断减小时，现有的GOA电路设计方式可能就不能满足设计需求。另一方面，有时为了满足现实画面高品质的需求，数据(Data)驱动多采用点反转(DotInversion)的方式，也就是数据信号要不停的高低跳变，但是对于点反转而言对应的功耗相对较高，功耗计算公式见下：其中，C为电容，f为频率，V为电压。
技术实现思路
本专利技术的目的在于提出一种新的GOA电路架构，减小GOA电路所占的布局空间。为实现上述目的，本专利技术提供了一种GOA电路，包括级联的多个GOA电路单元，设n为自然数，负责输出第2n-1行和第2n行水平扫描信号的第n级GOA电路单元包括：第一薄膜晶体管，其栅极连接第n-2级GOA电路单元的第一节点，源极和漏极分别连接第二节点和输入正向扫描控制信号；第二薄膜晶体管，其栅极连接第三节点，源极和漏极分别连接第n级GOA电路单元的第一节点和输入第一时钟信号；第三薄膜晶体管，其栅极连接第n+2级GOA电路单元的第一节点，源极和漏极分别连接第二节点和输入反向扫描控制信号；第四薄膜晶体管，其栅极连接第四节点，源极和漏极分别连接第n级GOA电路单元的第一节点和恒压低电位；第五薄膜晶体管，其栅极连接恒压高电位，源极和漏极分别连接第二节点和第三节点；第六薄膜晶体管，其栅极连接第四节点，源极和漏极分别连接第二节点和恒压低电位；第七薄膜晶体管，其栅极连接第二节点，源极和漏极分别连接第四节点和恒压低电位；第八薄膜晶体管，其栅极输入第二时钟信号，源极和漏极分别连接第四节点和恒压高电位；第九薄膜晶体管，其栅极输入第一控制信号，第一源极/漏极连接第n级GOA电路单元的第一节点，第二源极/漏极连接第十一薄膜晶体管和第十二薄膜晶体管的第一源极/漏极；第十薄膜晶体管，其栅极输入第二控制信号，第一源极/漏极连接第n级GOA电路单元的第一节点，第二源极/漏极连接第十三薄膜晶体管和第十四薄膜晶体管的第一源极/漏极；第十一薄膜晶体管，其栅极输入第一控制信号，第二源极/漏极连接第n级GOA电路单元的第一信号输出点；第十二薄膜晶体管，其栅极输入第二控制信号，第二源极/漏极连接恒压低电位；第十三薄膜晶体管，其栅极输入第一控制信号，第二源极/漏极连接恒压低电位；第十四薄膜晶体管，其栅极输入第二控制信号，第本文档来自技高网...

【技术保护点】
一种GOA电路，其特征在于，包括级联的多个GOA电路单元，设n为自然数，负责输出第2n‑1行和第2n行水平扫描信号的第n级GOA电路单元包括：第一薄膜晶体管(T1)，其栅极连接第n‑2级GOA电路单元的第一节点(Wn‑2)，源极和漏极分别连接第二节点(Hn)和输入正向扫描控制信号(U2D)；第二薄膜晶体管(T2)，其栅极连接第三节点(Qn)，源极和漏极分别连接第n级GOA电路单元的第一节点(Wn)和输入第一时钟信号(CKV1)；第三薄膜晶体管(T3)，其栅极连接第n+2级GOA电路单元的第一节点(Wn+2)，源极和漏极分别连接第二节点(Hn)和输入反向扫描控制信号(D2U)；第四薄膜晶体管(T4)，其栅极连接第四节点(Pn)，源极和漏极分别连接第n级GOA电路单元的第一节点(Wn)和恒压低电位(VGL)；第五薄膜晶体管(T5)，其栅极连接恒压高电位(VGH)，源极和漏极分别连接第二节点(Hn)和第三节点(Qn)；第六薄膜晶体管(T6)，其栅极连接第四节点(Pn)，源极和漏极分别连接第二节点(Hn)和恒压低电位(VGL)；第七薄膜晶体管(T7)，其栅极连接第二节点(Hn)，源极和漏极分别连接第四节点(Pn)和恒压低电位(VGL)；第八薄膜晶体管(T8)，其栅极输入第二时钟信号(CKV3)，源极和漏极分别连接第四节点(Pn)和恒压高电位(VGH)；第九薄膜晶体管(T9)，其栅极输入第一控制信号(Select1)，第一源极/漏极连接第n级GOA电路单元的第一节点(Wn)，第二源极/漏极连接第十一薄膜晶体管(T11)和第十二薄膜晶体管(T12)的第一源极/漏极；第十薄膜晶体管(T10)，其栅极输入第二控制信号(Select2)，第一源极/漏极连接第n级GOA电路单元的第一节点(Wn)，第二源极/漏极连接第十三薄膜晶体管(T13)和第十四薄膜晶体管(T14)的第一源极/漏极；第十一薄膜晶体管(T11)，其栅极输入第一控制信号(Selecct1)，第二源极/漏极连接第n级GOA电路单元的第一信号输出点(G2n‑1)；第十二薄膜晶体管(T12)，其栅极输入第二控制信号(Selecct2)，第二源极/漏极连接恒压低电位(VGL)；第十三薄膜晶体管(T13)，其栅极输入第一控制信号(Selecct1)，第二源极/漏极连接恒压低电位(VGL)；第十四薄膜晶体管(T14)，其栅极输入第二控制信号(Selecct2)，第二源极/漏极连接第n级GOA电路单元的第二信号输出点(G2n)；第一电容(C1)，其两端分别连接第三节点(Qn)和第n级GOA电路单元的第一节点(Wn)；第二电容(C2)，其两端分别连接第四节点(Pn)和恒压低电位(VGL)。...

【技术特征摘要】
1.一种GOA电路，其特征在于，包括级联的多个GOA电路单元，设n为自然数，负责输出第2n-1行和第2n行水平扫描信号的第n级GOA电路单元包括：第一薄膜晶体管(T1)，其栅极连接第n-2级GOA电路单元的第一节点(Wn-2)，源极和漏极分别连接第二节点(Hn)和输入正向扫描控制信号(U2D)；第二薄膜晶体管(T2)，其栅极连接第三节点(Qn)，源极和漏极分别连接第n级GOA电路单元的第一节点(Wn)和输入第一时钟信号(CKV1)；第三薄膜晶体管(T3)，其栅极连接第n+2级GOA电路单元的第一节点(Wn+2)，源极和漏极分别连接第二节点(Hn)和输入反向扫描控制信号(D2U)；第四薄膜晶体管(T4)，其栅极连接第四节点(Pn)，源极和漏极分别连接第n级GOA电路单元的第一节点(Wn)和恒压低电位(VGL)；第五薄膜晶体管(T5)，其栅极连接恒压高电位(VGH)，源极和漏极分别连接第二节点(Hn)和第三节点(Qn)；第六薄膜晶体管(T6)，其栅极连接第四节点(Pn)，源极和漏极分别连接第二节点(Hn)和恒压低电位(VGL)；第七薄膜晶体管(T7)，其栅极连接第二节点(Hn)，源极和漏极分别连接第四节点(Pn)和恒压低电位(VGL)；第八薄膜晶体管(T8)，其栅极输入第二时钟信号(CKV3)，源极和漏极分别连接第四节点(Pn)和恒压高电位(VGH)；第九薄膜晶体管(T9)，其栅极输入第一控制信号(Select1)，第一源极/漏极连接第n级GOA电路单元的第一节点(Wn)，第二源极/漏极连接第十一薄膜晶体管(T11)和第十二薄膜晶体管(T12)的第一源极/漏极；第十薄膜晶体管(T10)，其栅极输入第二控制信号(Select2)，第一源极/漏极连接第n级GOA电路单元的第一节点(Wn)，第二源极/漏极连接第十三薄膜晶体管(T13)和第十四薄膜晶体管(T14)的第一源极/漏极；第十一薄膜晶体管(T11)，其栅极输入第一控制信号(Selecct1)，第二源极/漏极连接第n级GOA电路单元的第一信号输出点(G2n-1)；第十二薄膜晶体管(T12)，其栅极输入第二控制信号(Selecct2)，第二源极/漏极连接恒压低电位(VGL)；第十三薄膜晶体管(T13)，其栅极输入第一控制信号(Selecct1)，第二源极/漏极连接恒压低电位(VGL)；第十四薄膜晶体管(T14)，其栅极输入第二控制信号(Selecct2)，第二源极/漏极连接第n级GOA电路单元的第二信号输出点(G2n)；第一电容(C1)，其两端分别连接第三节点(Qn)和第n级GOA电路单元的第一节点(W...

【专利技术属性】
技术研发人员：李亚锋，
申请(专利权)人：武汉华星光电技术有限公司，
类型：发明
国别省市：湖北;42