耐高压沟槽式整流器件制造技术

本实用新型专利技术公开一种耐高压沟槽式整流器件，位于所述衬底层上方设有轻掺杂第一导电类型的外延层，一栅沟槽位于所述沟槽内，一导电多晶硅体嵌入所述栅沟槽内，位于导电多晶硅体中下部的多晶硅中下部位于栅沟槽内且与外延层之间设有第一二氧化硅氧化层，位于导电多晶硅体上部的多晶硅上部位于上金属层内，且多晶硅上部四周与上金属层之间设有第二二氧化硅氧化层，所述多晶硅上部上表面与上金属层之间形成欧姆接触面；位于所述外延层内并在沟槽四周侧表面具有第二导电类型掺杂区，此所述第二导电类型掺杂区与外延层形成pn结界面。本实用新型专利技术改善了器件的可靠性，电势线密度将在沟槽的顶部降低，进一步降低了器件的漏电。

【技术实现步骤摘要】
【专利摘要】本技术公开一种耐高压沟槽式整流器件，位于所述衬底层上方设有轻掺杂第一导电类型的外延层，一栅沟槽位于所述沟槽内，一导电多晶硅体嵌入所述栅沟槽内，位于导电多晶硅体中下部的多晶硅中下部位于栅沟槽内且与外延层之间设有第一二氧化硅氧化层，位于导电多晶硅体上部的多晶硅上部位于上金属层内，且多晶硅上部四周与上金属层之间设有第二二氧化硅氧化层，所述多晶硅上部上表面与上金属层之间形成欧姆接触面；位于所述外延层内并在沟槽四周侧表面具有第二导电类型掺杂区，此所述第二导电类型掺杂区与外延层形成pn结界面。本技术改善了器件的可靠性，电势线密度将在沟槽的顶部降低，进一步降低了器件的漏电。【专利说明】耐高压沟槽式整流器件
本专利技术涉及整流器件，特别涉及一种耐高压沟槽式整流器件。
技术介绍
整流器件作为交流到直流的转换器件，要求单向导通特性，即正向导通时开启电压低，导通电阻小，而反向时阻断电压高，反向漏电小。 肖特基势垒二极管作为整流器件已经在电源应用领域使用了数十年。相对于PN结二极管而言，肖特基势垒二极管具有正向开启电压低和开关速度快的优点，这使其非常适合应用于开关电源以及高频场合。肖特基势垒二极管的反向恢复时间非常短，该时间主要由器件的寄生电容决定，而不像PN结二极管那样由少子复合时间决定。因此，肖特基势垒二极管整流器件可以有效的降低开关功率损耗。 肖特基势垒二极管是利用金属与半导体接触形成的金属一半导体结原理制作的。传统的平面型肖特基势垒二极管器件通常由位于下方的高掺杂浓度的N +衬底和位于上方的低掺杂浓度的N —外延生长层构成，高掺杂浓度的N +衬底底面沉积下金属层形成欧姆接触，构成肖特基势垒二极管的阴极；低掺杂浓度的N—外延生长层顶面沉积上金属层形成肖特基势垒接触，构成肖特基势垒二极管的阳极。金属与N型单晶硅的功函数差形成势垒，该势垒的高低决定了肖特基势垒二极管的特性，较低的势垒可以减小正向导通开启电压，但是会使反向漏电增大，反向阻断电压降低；反之，较高的势垒会增大正向导通开启电压，同时使反向漏电减小，反向阻断能力增强。然而，与Pn结二极管相比，传统的平面型肖特基势垒二极管总体来说反向漏电大，反向阻断电压低。 沟槽式肖特基势垒二极管的显著特点是在N-外延层中存在类似沟槽式MOS器件的栅结构，即垂直于硅片表面、延伸入N-外延层中的沟槽，覆盖在沟槽表面的栅氧化层，以及填充其中的导电材料构成的栅。器件结构如图1所示，制作器件的硅片由高掺杂的N+衬底I和较低掺杂的N-外延层2构成,一系列沟槽3制备于N —外延层2中,沟槽3之间为N型单晶硅凸台结构4，沟槽3侧壁生长有二氧化硅层5，上金属层6覆盖在整个结构的上表面，并与单晶硅凸台结构4的顶面接触形成肖特基接触面，构成肖特基二极管整流器件的阳极。在N+衬底I底面沉积有下金属层8构成肖特基二极管整流器件的阴极。针对不同的沟槽深度，器件反向偏置时候的电场强度分布曲线被计算出来。电场强度曲线所包围的面积对应器件的反向电压阻断能力。由于沟槽栅结构的存在，器件反向偏置时电场分布发生变化，在栅沟槽底部达到最强，到达肖特基势垒界面的电场强度降低，从而增强了该器件的电压反向阻断能力，减小了反向漏电流。除了栅沟槽深度，栅氧化层厚度和凸台结构区域掺杂浓度都可以调制器件反向偏置时候的电场分布。 然而，这种结构设计所暴露出的主要问题是器件反向电压阻断能力提升有限。随沟槽深度变化，电场强度峰值位置随之变化，但是电场强度曲线所包围面积变化不显著，即器件反向电压阻断能力无显著改变。另外，沟槽内填充的金属与上金属层相同，当沟槽宽度较窄时，由于上金属层材料的缝隙填充能力不好，有可能留下空洞，影响器件的可靠性。为此，如何解决上述问题成为本领域普通技术人员努力的方向。
技术实现思路
本专利技术目的是提供一种耐高压沟槽式整流器件，该耐高压沟槽式整流器件改善了器件的可靠性，电势线密度将在沟槽的顶部降低，进一步降低了器件的漏电，且增强器件反向电压阻断能力，并为器件性能调整提供更多灵活性。 为达到上述目的，本专利技术采用的技术方案是:一种耐高压沟槽式整流器件，在俯视平面上，该器件的有源区由若干个肖特基势垒二极管单胞并联构成，此肖特基势垒二极管单胞的纵向截面上，每个肖特基势垒二极管单胞包括位于硅片背面下金属层，位于所述下金属层上方重掺杂第一导电类型的衬底层，此衬底层与下金属层之间形成欧姆接触，位于所述衬底层上方设有轻掺杂第一导电类型的外延层，位于所述外延层上方设有上金属层，一沟槽从所述外延层上表面并延伸至外延层中部，此外延层顶面与上金属层之间形成肖特基势垒接触面； —栅沟槽位于所述沟槽内，一导电多晶娃体嵌入所述栅沟槽内，位于导电多晶娃体中下部的多晶硅中下部位于栅沟槽内且与外延层之间设有第一二氧化硅氧化层，位于导电多晶硅体上部的多晶硅上部位于上金属层内，且多晶硅上部四周与上金属层之间设有第二二氧化硅氧化层，所述多晶硅上部上表面与上金属层之间形成欧姆接触面；位于所述外延层内并在沟槽四周侧表面具有第二导电类型掺杂区，此所述第二导电类型掺杂区与外延层形成pn结界面。 上述技术方案中进一步改进的技术方案如下: 1.作为优选方案，所述第二导电类型掺杂区和重掺杂第二导电类型掺杂区另一侧具有第一导电类型的外延分层，此外延分层下表面高于所述第二导电类型掺杂区下表面，此外延分层位于外延层上部且外延分层的掺杂浓度大于外延层的掺杂浓度。 2.作为优选方案，所述第二导电类型掺杂区与单晶硅外延层的接触面为弧形面。 3.作为优选方案，所述第二导电类型掺杂区的深度小于栅沟槽的深度。 由于上述技术方案运用，本专利技术与现有技术相比具有下列优点和效果: 1.本专利技术耐高压沟槽式整流器件，其在高于沟槽底部的外延层侧部引入第二导电类型掺杂区，调制器件反向偏置时候的电场分布，增强器件反向电压阻断能力，同时，可针对不同的第二导电类型掺杂区掺杂浓度，调整与之对应的外延层另外一侧的N型区域掺杂浓度，为器件性能调整提供更多灵活性；其次，另外，用导电多晶硅代替金属，填入沟槽中，相较金属，导电多晶硅有更强的缝隙填充能力，为器件结构设计提供更多灵活型；再次，本专利技术结构对电场分布进一步调制，电场强度在沟槽底部附近出现峰值后，可以继续维持较高的值，提高了方向阻断电压。 2.本专利技术耐高压沟槽式整流器件，其导电多晶硅体嵌入栅沟槽内，位于导电多晶硅体中下部的多晶硅中下部位于栅沟槽内且与外延层之间设有第一二氧化硅氧化层，位于导电多晶硅体上部的多晶硅上部位于上金属层内，且多晶硅上部四周与上金属层之间设有第二二氧化硅氧化层，多晶硅上部上表面与上金属层之间形成欧姆接触面，改善了器件的可靠性，电势线密度将在沟槽的顶部降低，进一步降低了器件的漏电。 【专利附图】【附图说明】 附图1为本专利技术耐高压沟槽式整流器件结构示意图。 以上附图中，1、肖特基势垒二极管单胞；2、下金属层；3、衬底层；4、外延层；5、上金属层；6、沟槽；7、单晶硅凸台；8、栅沟槽；9、导电多晶硅；91、多晶硅中下部；92、多晶硅上部；101、第一二氧化硅氧化层；102、第二二氧化硅氧化层；11、第二导电类型掺杂区；12、重掺杂第二导电类型掺杂区；13、肖特基本文档来自技高网...

【技术保护点】
一种耐高压沟槽式整流器件，在俯视平面上，该器件的有源区由若干个肖特基势垒二极管单胞（1）并联构成，此肖特基势垒二极管单胞（1）的纵向截面上，每个肖特基势垒二极管单胞（1）包括位于硅片背面下金属层（2），位于所述下金属层（2）上方重掺杂第一导电类型的衬底层（3），此衬底层（3）与下金属层（2）之间形成欧姆接触，位于所述衬底层（3）上方设有轻掺杂第一导电类型的外延层（4），位于所述外延层（4）上方设有上金属层（5），一沟槽（6）从所述外延层（4）上表面并延伸至外延层（4）中部，此外延层（4）顶面与上金属层（5）之间形成肖特基势垒接触面（13）；其特征在于：一栅沟槽（8）位于所述沟槽（6）内，一导电多晶硅体（9）嵌入所述栅沟槽（8）内，位于导电多晶硅体（9）中下部的多晶硅中下部（91）位于栅沟槽（8）内且与外延层（4）之间设有第一二氧化硅氧化层（101），位于导电多晶硅体（9）上部的多晶硅上部（92）位于上金属层（5）内，且多晶硅上部（92）四周与上金属层（5）之间设有第二二氧化硅氧化层（102），所述多晶硅上部（92）上表面与上金属层（5）之间形成欧姆接触面（14）；位于所述外延层（4）内并在沟槽（6）四周侧表面具有第二导电类型掺杂区（11），此所述第二导电类型掺杂区（11）与外延层（4）形成pn结界面。...

【技术特征摘要】

【专利技术属性】
技术研发人员：徐吉程，毛振东，薛璐，
申请(专利权)人：苏州硅能半导体科技股份有限公司，
类型：新型
国别省市：江苏;32