低功耗垂直功率MOS器件制造技术

本发明专利技术公开一种低功耗垂直功率MOS器件，所述MOS器件包括至少2个MOS器件单胞，所述MOS器件单胞进一步包括：位于硅片下部的重掺杂N型漏极层和位于硅片上部的P型掺杂阱层；所述沟槽侧壁和底部具有一第一二氧化硅层，且沟槽内间隔设置有用第一导电多晶硅柱、第二导电多晶硅柱；所述沟槽内下部具有下N型源极部，此下N型源极部位于第一导电多晶硅柱、第二导电多晶硅柱与沟槽底部之间。本发明专利技术低功耗垂直功率MOS器件减小了器件工作时候的开关损耗，有效抑制了器件的误开启。抑制了器件的误开启。抑制了器件的误开启。

【技术实现步骤摘要】
低功耗垂直功率MOS器件


[0001]本专利技术涉及MOS器件
，尤其涉及一种沟槽型MOSFET器件。

技术介绍

[0002]沟槽型功率MOS器件能够在节省器件面积的同时得到较低的通态电阻，因此具有较低的导通损耗，已经在中低压应用领域全面取代平面式功率MOS器件。但是，现有的沟槽型MOS器件的开关损耗仍然较大，有待进一步改善。

技术实现思路

[0003]本专利技术的目的是提供一种低功耗垂直功率MOS器件，该低功耗垂直功率MOS器件减小了器件工作时候的开关损耗，有效抑制了器件的误开启。
[0004]为达到上述目的，本专利技术采用的技术方案是：一种低功耗垂直功率MOS器件，所述MOS器件包括至少2个MOS器件单胞，所述MOS器件单胞进一步包括：位于硅片下部的重掺杂N型漏极层和位于硅片上部的P型掺杂阱层，所述硅片中部且位于重掺杂N型漏极层和P型掺杂阱层之间具有一N型掺杂外延层；一位于P型掺杂阱层内的沟槽延伸至N型掺杂外延层内，位于P型掺杂阱层上部内且位于沟槽的周边具有重掺杂N型源极区，一绝缘介质层覆盖于沟槽、重掺杂N型源极区和P型掺杂阱层上表面，位于重掺杂N型源极区上表面的绝缘介质层开有一通孔，一上金属层位于绝缘介质层上表面和通孔内，从而与重掺杂N型源极区电连接，一下金属层覆盖于重掺杂N型漏极层与N型掺杂外延层相背的表面；所述沟槽侧壁和底部具有一第一二氧化硅层，且沟槽内间隔设置有用第一导电多晶硅柱、第二导电多晶硅柱，此第一导电多晶硅柱、第二导电多晶硅柱之间填充有第二二氧化硅层；所述沟槽内下部具有下N型源极部，此下N型源极部位于第一导电多晶硅柱、第二导电多晶硅柱与沟槽底部之间，所述下N型源极部与沟槽之间填充有第三氧化硅层，所述下N型源极部与第一导电多晶硅柱、第二导电多晶硅柱之间通过第四氧化硅层隔离；相邻所述MOS器件单胞之间的P型掺杂阱层内具有一N掺杂深阱部，此N掺杂深阱部的上端延伸至P型掺杂阱层的上表面，所述N掺杂深阱部的下端延伸至N型掺杂外延层的下部区域。
[0005]上述技术方案中进一步改进的方案如下：1. 上述方案中，位于所述沟槽侧壁的第一二氧化硅层的厚度小于位于下N型源极部与沟槽之间的第三氧化硅层的厚度。
[0006]2. 上述方案中，所述第一导电多晶硅柱、第二导电多晶硅柱的高度均大于下N型源极部的高度。
[0007]由于上述技术方案的运用，本专利技术与现有技术相比具有下列优点：1. 本专利技术低功耗垂直功率MOS器件，其沟槽侧壁和底部具有一第一二氧化硅层，且沟
槽内间隔设置有用第一导电多晶硅柱、第二导电多晶硅柱，此第一导电多晶硅柱、第二导电多晶硅柱之间填充有第二二氧化硅层，减小了器件工作时候的开关损耗，有效抑制了器件的误开启；还有，其相邻所述MOS器件单胞之间的P型掺杂阱层内具有一N掺杂深阱部，此N掺杂深阱部的上端延伸至P型掺杂阱层的上表面，所述N掺杂深阱部的下端延伸至N型掺杂外延层的下部区域，在反向偏压时，使电场曲线趋于平缓，改善漏电流的增加程度，进而使崩溃效应不容易产生。
[0008]2. 本专利技术低功耗垂直功率MOS器件，其沟槽内下部具有下N型源极部，此下N型源极部位于第一导电多晶硅柱、第二导电多晶硅柱与沟槽底部之间，所述下N型源极部与沟槽之间填充有第三氧化硅层，所述下N型源极部与第一导电多晶硅柱、第二导电多晶硅柱之间通过第四氧化硅层隔离，增加耐压的情况下，将关断时将导通电阻降低。
附图说明
[0009]附图1为本专利技术低功耗垂直功率MOS器件结构示意图。
[0010]以上附图中：1、硅片；2、重掺杂N型漏极层；3、P型掺杂阱层；4、N型掺杂外延层；5、沟槽；6、重掺杂N型源极区；7、绝缘介质层；8、通孔；9、上金属层；10、下金属层；11、第一二氧化硅层；12、第一导电多晶硅柱；13、第二导电多晶硅柱；14、第二二氧化硅层；15、下N型源极部；16、第三氧化硅层；17、第四氧化硅层；18、MOS器件单胞；19、N掺杂深阱部。
具体实施方式
[0011]在本专利技术的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本专利技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本专利技术的限制；术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性；此外，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本专利技术中的具体含义。
[0012]实施例1：一种低功耗垂直功率MOS器件，所述MOS器件包括至少2个MOS器件单胞18，所述MOS器件单胞18进一步包括：位于硅片1下部的重掺杂N型漏极层2和位于硅片1上部的P型掺杂阱层3，所述硅片1中部且位于重掺杂N型漏极层2和P型掺杂阱层3之间具有一N型掺杂外延层4；一位于P型掺杂阱层3内的沟槽5延伸至N型掺杂外延层4内，位于P型掺杂阱层3上部内且位于沟槽5的周边具有重掺杂N型源极区6，一绝缘介质层7覆盖于沟槽5、重掺杂N型源极区6和P型掺杂阱层3上表面，位于重掺杂N型源极区6上表面的绝缘介质层7开有一通孔8，一上金属层9位于绝缘介质层7上表面和通孔8内，从而与重掺杂N型源极区6电连接，一下金属层10覆盖于重掺杂N型漏极层2与N型掺杂外延层4相背的表面；所述沟槽5侧壁和底部具有一第一二氧化硅层11，且沟槽5内间隔设置有用第一导电多晶硅柱12、第二导电多晶硅柱13，此第一导电多晶硅柱12、第二导电多晶硅柱13之间填充有
第二二氧化硅层14；所述沟槽5内下部具有下N型源极部15，此下N型源极部15位于第一导电多晶硅柱12、第二导电多晶硅柱13与沟槽5底部之间，所述下N型源极部15与沟槽5之间填充有第三氧化硅层16，所述下N型源极部15与第一导电多晶硅柱12、第二导电多晶硅柱13之间通过第四氧化硅层17隔离；相邻所述MOS器件单胞18之间的P型掺杂阱层3内具有一N掺杂深阱部19，此N掺杂深阱部19的上端延伸至P型掺杂阱层3的上表面，所述N掺杂深阱部19的下端延伸至N型掺杂外延层4的下部区域。
[0013]位于所述沟槽5侧壁的第一二氧化硅层11的厚度小于位于下N型源极部15与沟槽5之间的第三氧化硅层16的厚度。
[0014]实施例2：一种低功耗垂直功率MOS器件，所述MOS器件包括至少2个MOS器件单胞18，所述MOS器件单胞18进一步包括：位于硅片1下部的重掺杂N型漏极层2和位于硅片1上部的P型掺杂阱层3，所述硅片1中部且位于重掺杂N型漏极层2和P型掺杂阱层3之间具有一N型掺杂外延层4；一位于P型掺杂阱层3内的沟槽5延伸至N型掺杂外延层4内，位于P型掺杂阱层3上部内且位于沟槽5本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种低功耗垂直功率MOS器件，其特征在于：所述MOS器件包括至少2个MOS器件单胞（18），所述MOS器件单胞（18）进一步包括：位于硅片（1）下部的重掺杂N型漏极层（2）和位于硅片（1）上部的P型掺杂阱层（3），所述硅片（1）中部且位于重掺杂N型漏极层（2）和P型掺杂阱层（3）之间具有一N型掺杂外延层（4）；一位于P型掺杂阱层（3）内的沟槽（5）延伸至N型掺杂外延层（4）内，位于P型掺杂阱层（3）上部内且位于沟槽（5）的周边具有重掺杂N型源极区（6），一绝缘介质层（7）覆盖于沟槽（5）、重掺杂N型源极区（6）和P型掺杂阱层（3）上表面，位于重掺杂N型源极区（6）上表面的绝缘介质层（7）开有一通孔（8），一上金属层（9）位于绝缘介质层（7）上表面和通孔（8）内，从而与重掺杂N型源极区（6）电连接，一下金属层（10）覆盖于重掺杂N型漏极层（2）与N型掺杂外延层（4）相背的表面；所述沟槽（5）侧壁和底部具有一第一二氧化硅层（11），且沟槽（5）内间隔设置有用第一导电多晶硅柱（12）、第二导电多晶硅柱（13），此第一导电多晶硅柱（12）、...

【专利技术属性】
技术研发人员：陈译，陆佳顺，杨洁雯，
申请(专利权)人：苏州硅能半导体科技股份有限公司，
类型：发明
国别省市：