半导体结构及其形成方法技术

一种半导体结构及其形成方法，所述半导体结构包括：衬底，衬底上具有若干相互分立的鳍部；位于衬底上的栅极结构，所述栅极结构横跨所述鳍部，且覆盖鳍部的部分侧壁与顶部表面；位于栅极结构两侧的源漏掺杂层；位于栅极结构一侧或两侧的导电层，导电层连接若干源漏掺杂层，且导电层的顶部表面低于栅极结构的顶部表面；位于所述导电层上的导电插塞，所述导电插塞与所述导电层的部分表面接触。导电层的顶部表面低于栅极结构的顶部表面，且导电插塞位于导电层的部分表面上。使得最终形成的导电层和导电插塞在栅极结构上的投影较小，以此减小导电层和导电插塞与栅极结构之间的寄生电容，进而提升最终形成的半导体结构的性能。而提升最终形成的半导体结构的性能。而提升最终形成的半导体结构的性能。

【技术实现步骤摘要】
半导体结构及其形成方法


[0001]本专利技术涉及半导体制造
，尤其涉及一种半导体结构及其形成方法。

技术介绍

[0002]随着集成电路向超大规模集成电路发展，集成电路内部的电路密度越来越大，所包含的元器件数量也越来越多，元器件的尺寸也随之减小。随着半导体结构尺寸的减小，半导体结构中器件的沟道随之缩短。由于沟道缩短，缓变沟道近似不再成立，而凸显出各种不利的物理效应(特别是短沟道效应)，这使得器件性能和可靠性发生退化，限制了器件尺寸的进一步缩小。
[0003]为了降低短沟道效应带来的一系列问题(诸如：阈值电压随着沟道长度降低而降低、漏致势垒降低、载流子表面散射、速度饱和、离子化和热电子效应等)，器件尺寸的进一步缩小要求栅极电容的进一步增大。栅极电容的增大能够通过减薄栅介质层的厚度而实现。但是栅介质层厚度的减小会引起栅极漏电流的增大。为了抑制栅极漏电流，金属栅极结构被引入半导体结构中。金属栅极结构包括金属电极和高介电常数(即：K值)介质层。金属栅极结构能够有效地提高栅极电容，同时能够有效地抑制栅极漏电流。
[0004]同时，电路密度的增大，晶圆表面无法提供足够的面积来制造连接线。为了满足元器件缩小后的互连需求，两层及两层以上的多层金属间互连线的设计成为超大规模集成电路技术常采用的方法之一。不同金属层或者金属层与半导体器件之间通过连接插塞实现连接导通。
[0005]然而，现有技术中所形成的半导体结构，栅极与金属层之间的寄生电容过大，影响了所形成半导体结构的性能。

技术实现思路

[0006]本专利技术解决的技术问题是提供一种半导体结构及其形成方法，能够有效的提升最终形成的半导体结构的性能。
[0007]为解决上述问题，本专利技术提供一种半导体结构，包括：衬底，所述衬底上具有若干相互分立的鳍部；位于所述衬底上的栅极结构，所述栅极结构横跨所述鳍部，且覆盖所述鳍部的部分侧壁与顶部表面；位于所述栅极结构两侧的源漏掺杂层；位于所述栅极结构一侧或两侧的导电层，所述导电层连接若干所述源漏掺杂层，且所述导电层的顶部表面低于所述栅极结构的顶部表面；位于所述导电层上的导电插塞，所述导电插塞与所述导电层的部分表面接触。
[0008]可选的，还包括：位于所述衬底上的隔离结构，所述隔离结构覆盖所述鳍部的部分侧壁，且所述隔离结构的顶部表面低于所述鳍部的顶部表面。
[0009]可选的，还包括：位于所述衬底上的第一介质层；位于所述第一介质层上的第二介质层；位于所述第一介质层和所述第二介质层内的第三介质层；所述第一介质层和所述第三介质层覆盖所述源漏掺杂层、栅极结构和导电层，所述第三介质层覆盖所述导电插塞，且
所述第三介质层暴露出所述导电插塞的顶部表面。
[0010]可选的，还包括：位于所述源漏掺杂层上的接触层，所述导电层位于所述接触层上。
[0011]可选的，所述接触层的材料包括镍化硅、钛化硅或钴化硅。
[0012]可选的，所述导电层的顶部表面至所述导电层底部表面之间的间距为20nm～500nm。
[0013]相应的，本专利技术还提供了一种半导体结构的形成方法，包括：提供衬底，所述衬底上具有若干相互分立的鳍部；形成栅极结构和若干源漏掺杂层，所述栅极结构位于所述衬底上，所述栅极结构横跨所述鳍部，且覆盖所述鳍部的部分侧壁与顶部表面，所述源漏掺杂层位于所述栅极结构两侧的鳍部内；在所述栅极结构一侧或两侧形成导电层，所述导电层连接若干所述源漏掺杂层，且所述导电层的顶部表面低于所述栅极结构的顶部表面；在所述导电层上形成导电插塞，所述导电插塞与所述导电层的部分表面接触。
[0014]可选的，在形成所述栅极结构之前，还包括：在所述衬底上形成隔离结构，所述隔离结构覆盖所述鳍部的部分侧壁，且所述隔离结构的顶部表面低于所述鳍部的顶部表面。
[0015]可选的，还包括：形成第一介质层，所述第一介质层位于所述衬底上，且所述第一介质层覆盖所述源漏掺杂层和所述栅极结构的侧壁。
[0016]可选的，在形成所述第一介质层之后，还包括：在所述第一介质层上和所述栅极结构上形成第二介质层。
[0017]可选的，所述导电层的形成方法包括：在所述第一介质层和所述第二介质层内形成第一介质层开口，所述第一介质层开口暴露出所述源漏掺杂层和所述栅极结构；在所述源漏掺杂层和所述栅极结构上形成初始导电层，所述初始导电层填充满所述第一介质层开口；刻蚀去除部分所述初始导电层，形成所述导电层，所述导电层的顶部表面低于所述栅极结构的顶部表面。
[0018]可选的，在形成所述导电层之后，在所述导电层上形成第三介质层，所述第三介质层填充满所述第一介质层开口。
[0019]可选的，所述导电层的顶部表面至所述导电层底部表面之间的间距为20nm～500nm。
[0020]可选的，所述导电插塞的形成方法包括：在所述第三介质层内形成第二介质层开口，第二介质层开口暴露出所述导电层的部分顶部表面；在所述第二介质开口内形成所述导电插塞，所述导电插塞的底部表面与所述导电层的部分顶部表面接触。
[0021]可选的，在形成所述导电层之前，还包括：在所述源漏掺杂层上形成接触层。
[0022]可选的，所述接触层的形成方法包括：在所述源漏掺杂层上形成初始接触层；对所述初始接触层进行退火处理，形成所述接触层。
[0023]可选的，所述接触层的材料包括镍化硅、钛化硅或钴化硅。
[0024]可选的，所述退火处理的工艺参数包括：退火时间为5s～30s；退火温度为600℃～1000℃。
[0025]与现有技术相比，本专利技术的技术方案具有以下优点：
[0026]在本专利技术技术方案的结构中，所述导电层的顶部表面低于所述栅极结构的顶部表面，且所述导电插塞位于所述导电层的部分表面上。使得最终形成的所述导电层和导电插
塞在所述栅极结构上的投影较小，以此减小所述导电层和导电插塞与所述栅极结构之间的寄生电容，进而提升最终形成的半导体结构的性能。
[0027]进一步，所述导电层的顶部表面至所述导电层底部表面之间的间距为20nm～500nm。该范围内的导电层高度既能够实现所述导电层能够将若干所述源漏掺杂层进行连接，同时能够有效减小所述导电层与所述栅极结构之间的正对面积，进而减小寄生电容，提升最终形成的半导体结构的性能。
[0028]在本专利技术技术方案的形成方法中，形成的所述导电层的顶部表面低于所述栅极结构的顶部表面，所述导电插塞形成于所述导电层的部分表面上。使得最终形成的所述导电层和导电插塞在所述栅极结构上的投影较小，以此减小所述导电层和导电插塞与所述栅极结构之间的寄生电容，进而提升最终形成的半导体结构的性能。
[0029]进一步，所述导电层的顶部表面至所述导电层底部表面之间的间距为20nm～500nm。该范围内的导电层高度既能够实现所述导电层能够将若干所述源漏掺杂层进行连接，同时能够有效减小所述导电层与所述栅极结构之间的正对面积，进而减小寄生电容，提升最终形成的半导体结构的性能。
本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：衬底，所述衬底上具有若干相互分立的鳍部；位于所述衬底上的栅极结构，所述栅极结构横跨所述鳍部，且覆盖所述鳍部的部分侧壁与顶部表面；位于所述栅极结构两侧的源漏掺杂层；位于所述栅极结构一侧或两侧的导电层，所述导电层连接若干所述源漏掺杂层，且所述导电层的顶部表面低于所述栅极结构的顶部表面；位于所述导电层上的导电插塞，所述导电插塞与所述导电层的部分表面接触。2.如权利要求1所述的半导体结构，其特征在于，还包括：位于所述衬底上的隔离结构，所述隔离结构覆盖所述鳍部的部分侧壁，且所述隔离结构的顶部表面低于所述鳍部的顶部表面。3.如权利要求1所述的半导体结构，其特征在于，还包括：位于所述衬底上的第一介质层；位于所述第一介质层上的第二介质层；位于所述第一介质层和所述第二介质层内的第三介质层；所述第一介质层和所述第三介质层覆盖所述源漏掺杂层、栅极结构和导电层，所述第三介质层覆盖所述导电插塞，且所述第三介质层暴露出所述导电插塞的顶部表面。4.如权利要求1所述的半导体结构，其特征在于，还包括：位于所述源漏掺杂层上的接触层，所述导电层位于所述接触层上。5.如权利要求4所述的半导体结构，其特征在于，所述接触层的材料包括镍化硅、钛化硅或钴化硅。6.如权利要求1所述的半导体结构，其特征在于，所述导电层的顶部表面至所述导电层底部表面之间的间距为20nm～500nm。7.一种半导体结构的形成方法，其特征在于，包括：提供衬底，所述衬底上具有若干相互分立的鳍部；形成栅极结构和若干源漏掺杂层，所述栅极结构位于所述衬底上，所述栅极结构横跨所述鳍部，且覆盖所述鳍部的部分侧壁与顶部表面，所述源漏掺杂层位于所述栅极结构两侧的鳍部内；在所述栅极结构一侧或两侧形成导电层，所述导电层连接若干所述源漏掺杂层，且所述导电层的顶部表面低于所述栅极结构的顶部表面；在所述导电层上形成导电插塞，所述导电插塞与所述导电层的部分表面接触。8.如权利要求7所述的半导体结构的形成方法，其特征在于，在形成所述栅极结构之前，还包括：在所述衬底上形成隔离结构，所述隔离结构覆盖所述鳍部的部分侧壁，且所述隔离结构的顶部表面低于...

【专利技术属性】
技术研发人员：周飞，
申请(专利权)人：中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：