一种半导体器件及其制作方法技术

本发明专利技术公开了一种半导体器件及其制作方法，该半导体器件包括：衬底；位于所述衬底上的半导体层；位于所述半导体层上的源极和漏极，以及位于所述源极和所述漏极之间的半导体层上的栅极；与所述源极电连接的源极场板；位于所述栅极和所述源极场板之间的高介电常数介质层，所述高介电常数介质层的介电常数大于3.9。本发明专利技术所述的半导体器件具有较大的栅源电容，从而使得该半导体器件和与该半导体器件级联的结构的各节点电容能够匹配。

【技术实现步骤摘要】

本专利技术涉及半导体
，尤其涉及。
技术介绍
GaN(氮化镓)半导体器件具有禁带宽度大、电子迀移率高、击穿场强高、耐高温等显著优点，与第一代半导体硅和第二代半导体砷化镓相比，更适合制作高温、高压、高频和大功率的电子器件，具有广阔的应用前景。通常情况下，AlGaN/GaN(铝镓氮/氮化镓)体系的半导体器件是耗尽型器件，由于AlGaN和GaN材料的独特性，AlGaN/GaN异质结界面处存在大量的自发极化与压电极化产生的电荷，在不加栅极电压时也存在高浓度的二维电子气(Two-Dimens1nal ElectronGas，2DEG)，AlGaN/GaN半导体器件处于导通状态。在射频微波和高压应用中，增强型半导体器件必不可少，常采用高压耗尽型AlGaN/GaN半导体器件与低压增强型硅-金属-氧化物半导体场效应晶体管(S1-Metal-Oxide-Semiconductor Field-Effect Transistor,S1-M0SFET)级联的结构来形成所需的增强型共源共栅半导体器件(Cascode Devices)，其中，S1-M0SFET控制该增强型共源共栅半导体器件的开关状态。但是此增强型共源共栅半导体器件中存在高压耗尽型AlGaN/GaN半导体器件的源极和漏极之间的电容和低压增强型S1-M0SFET的源极和漏极之间的电容不匹配的问题，这将导致器件工作状态的不稳定和能量的损失。高压耗尽型AlGaN/GaN半导体器件的源极和漏极之间的电容只包括AlGaN/GaN半导体器件自身所寄生的源漏电容(CDS)，而低压增强型S1-M0SFET的源极和漏极之间的电容包括S1-M0SFET自身所寄生的源漏电容(CDS)与AlGaN/GaN半导体器件所寄生的栅源电容(Cd。增强型共源共栅半导体器件从开态向关态转换时，AlGaN/GaN半导体器件的CDS中的电荷与S1-M0SFET的CDS中的电荷和AlGaN/GaN半导体器件的C ss中的电荷进行再分布。AlGaN/GaN半导体器件的CDS与Si_M0SFET的C仍和AlGaN/GaN半导体器件的Css的并联结构所串联，即AlGaN/GaN半导体器件的CDS与Si_M0SFET的C仍和AlGaN/GaN半导体器件的C GS的并联结构分压。若AlGaN/GaN半导体器件的CDS与Si_M0SFET的C DjP AlGaN/GaN半导体器件的Css之和相匹配，AlGaN/GaN半导体器件的C:^两端电压(V DS GaN)与Si_M0SFET的CDS和AlGaN/GaN半导体器件的0^并联结构的两端电压(V DS Si)均能达到稳定值，且VDS Si小于S1-MOSFET的雪崩击穿电压。若AlGaN/GaN半导体器件的CDS与Si_M0SFET的C此和AlGaN/GaN半导体器件的Css之和不匹配，即AlGaN/GaN半导体器件的C DS大于S1-M0SFET的C仍和AlGaN/GaN半导体器件的(^之和时，导致S1-M0SFET的C此和AlGaN/GaN半导体器件的C GS所分电压达到雪崩击穿电压，引起S1-M0SFET的雪崩击穿，从而引起额外的能量损失。增强型共源共栅半导体器件从关态向开态转换时，若AlGaN/GaN半导体器件的CDS与S1-M0SFET的CDS和AlGaN/GaN半导体器件的C ss之和相匹配，当S1-M0SFET的C仍和AlGaN/GaN半导体器件的0^放电至V-C ss等于AlGaN/GaN半导体器件的阈值电压时，AlGaN/GaN半导体器件的CDS上的电荷也全部被释放。若AlGaN/GaN半导体器件的C此与S1-M0SFET的C此和AlGaN/GaN半导体器件的Css之和不匹配，当S1-M0SFET的C此和AlGaN/GaN半导体器件的C ss放电至V-Css等于AlGaN/GaN半导体器件的阈值电压时，AlGaN/GaN半导体器件开启，同时存储在CDS上的电荷并未完全释放，这部分电荷通过AlGaN/GaN半导体器件的沟道释放，造成了额外的开启能量损失。雪崩击穿和器件开启的能量损失与工作频率和不匹配的电荷数量成比例，因此增强型共源共栅半导体器件中高压耗尽型AlGaN/GaN半导体器件的源极和漏极之间的电容和低压增强型S1-MOSFET的源极和漏极之间的电容不匹配直接影响该增强型共源共栅半导体器件的高频应用，同时额外的能量损耗也增加了器件的热功耗，增大了器件的结温，影响器件的性能。解决这个问题最直接的方法则是采用更大CDS的S1-MOSFET以避免雪崩击穿，但是这往往会引起S1-MOSFET总的栅电荷增加，同样也会引起高频时能量的损耗。因此在现有技术中通常通过在S1-MOSFET的源极和漏极之间并联一个外接电容来解决此问题，然而这种方式增加了电路的复杂度以及S1-MOSFET的体积，同时外接电容并联在S1-MOSFET的源极和漏极之间所需的引线和焊点等也会引入额外的寄生，降低半导体器件的可靠性。
技术实现思路
本专利技术的目的在于提出，能够解决现有技术中增强型共源共栅半导体器件中高压耗尽型AlGaN/GaN半导体器件的源极和漏极之间的电容与低压增强型S1-MOSFET的源极和漏极之间的电容不匹配的问题。不需要并联外接电容，降低了电路的复杂度以及半导体器件的体积，且能够提高半导体器件的可靠性。为达此目的，本专利技术采用以下技术方案:第一方面，本专利技术公开了一种半导体器件，包括:衬底；位于所述衬底上的半导体层；位于所述半导体层上的源极和漏极，以及位于所述源极和所述漏极之间的半导体层上的栅极；与所述源极电连接的源极场板；位于所述栅极和所述源极场板之间的高介电常数介质层，所述高介电常数介质层的介电常数大于3.9。进一步地，所述高介电常数介质层的材料为氮化硅、氧化铝或氧化铪中的任意一种或至少两种的组合。进一步地，利用化学气相沉积法、气相外延法、原子层淀积法、分子束外延法、热生长法或电子束蒸发法中的任意一种形成所述高介电常数介质层。进一步地，所述高介电常数介质层覆盖所述栅极以及所述源极和所述栅极之间、所述栅极和所述漏极之间的半导体层。进一步地，所述半导体器件还包括:位于所述栅极与所述漏极之间的高介电常数介质层和所述源极场板之间的第一介质层。进一步地，所述栅极包括与所述栅极电连接，且位于所述栅极上方的栅极场板，所述高介电常数介质层位于所述栅极场板和所述源极场板之间。进一步地，所述栅极场板位于所述源极场板下方。进一步地，所述半导体器件还包括:位于所述栅极和所述栅极场板之间的第二介质层。进一步地，所述栅极场板位于所述源极场板上方，所述半导体器件还包括:位于所述栅极和所述源极场板之间的第三介质层。进一步地，所述源极场板的形状为阶梯型。进一步地，所述半导体器件还包括:栅源电容，所述栅源电容包括自下而上依次层叠的衬底、沟道层、势皇层和上极板金属，所述沟道层和所述势皇层的界面处形成二维电子气，所述上极板金属与所述栅极电连接，所述势皇层与所述源极形成欧姆接触。进一步地，所述半导体器件还包括:位于所述上极板金属和所述势皇层之间的高介电常数介质层。第二方面，本专利技术公开了一种半导体器件的制作方法，包括:提供衬底；在所述衬底上形成半导体层；在所述半导体层上形成源极和漏极本文档来自技高网...

【技术保护点】
一种半导体器件，其特征在于，包括：衬底；位于所述衬底上的半导体层；位于所述半导体层上的源极和漏极，以及位于所述源极和所述漏极之间的半导体层上的栅极；与所述源极电连接的源极场板；位于所述栅极和所述源极场板之间的高介电常数介质层，所述高介电常数介质层的介电常数大于3.9。

【技术特征摘要】

【专利技术属性】
技术研发人员：陈洪维，裴轶，张乃千，
申请(专利权)人：苏州捷芯威半导体有限公司，
类型：发明
国别省市：江苏;32