一种阈值电压调节方法技术

一种阈值电压调节方法，应用于深N阱高压CMOS集成电路的制造过程中，其特征在于，所述方法包括：在形成深N阱高压CMOS集成电路的第一P阱、第二P阱及第三P阱过程中，向所述第一P阱、所述第二P阱及所述第三P阱中注入符合第一预设条件的第一离子，所述第一离子分两次注入，所述两次注入的能量值不同，用来对所述高压NMOS和所述高压PMOS的源漏击穿电压和阈值电压进行调节；其中，所述深N阱高压CMOS集成电路至少包含第一P阱、第二P阱、第三P阱和第一N阱、第二N阱、第三N阱，所述第一N阱对应低压PMOS，所述第一P阱对应低压NMOS，所述第二N阱和所述第二P阱对应所述高压NMOS，所述第三N阱和所述第三P阱对应所述高压PMOS。

【技术实现步骤摘要】
【专利摘要】本专利技术公开了，应用于深N阱高压CMOS集成电路的制造过程中，可以在不增加光刻层的前提下，对高压CMOS的阈值电压进行调节，所述方法包括：在形成深N阱高压CMOS集成电路的第一P阱、第二P阱及第三P阱过程中，向所述第一P阱、所述第二P阱及所述第三P阱中注入符合第一预设条件的第一离子，所述第一离子分两次注入，用来对所述高压NMOS和所述高压PMOS的源漏击穿电压和阈值电压进行调节。【专利说明】—种阈值电压调节方法
本专利技术属于半导体集成电路制造领域，具体涉及。
技术介绍
在现有技术中，MOS管作为最为基本的电子元器件，普遍用于各种电子产品中。MOS管的种类较多，但主要包括N沟道MOS管(NMOS)和P沟道MOS管(PMOS)。在高压CMOS集成电路中，把低压NMOS、低压PMOS、高压NMOS、高压PMOS四种MOS管集成在冋一芯片中。但无论是何种MOS管，都是由阱、源/漏区、栅氧化层和多晶硅栅构成，其中，NMOS管由P讲、N+源/漏区、栅氧化层和多晶硅栅构成，PMOS管由N讲、P+源/漏区、栅氧化层和多晶硅栅构成。MOS管的几个常见参数包括:源漏击穿电压、栅源击穿电压、阈值电压。其中，源漏击穿电压与很多因素相关，比如与阱的掺杂浓度相关；栅源击穿电压主要与栅氧化层的厚度相关；阈值电压主要与阱表面的掺杂浓度相关。具体来讲，在现有技术中，NMOS管的阈值电压大于0，PMOS管的阈值电压小于O ;当NMOS管的P阱表面的硼离子浓度越高，则NMOS管的阈值电压越大，当PMOS管的N阱表面的硼离子浓度越高，则PMOS的阈值电压的绝对值越小。而无论是NMOS管还是PMOS管，阈值电压(绝对值)越高，则其工作电流能力越低。可见，如何精确控制集成电路中各MOS管的阈值电压，对可靠的电路工作而言是不可或缺的，在现有技术中通常是通过离子注入的方法调节阱的表面杂质浓度，从而实现调节阈值电压。但是，本专利技术人在实现本专利技术实施例中技术方案的过程中，发现现有技术至少具有如下问题:在现有的深N阱高压CMOS集成电路制造过程中，由于深N阱、P阱、N阱都是通过在衬底表面注入离子、然后高温扩散形成，导致阱表面的掺杂情况比较复杂，而MOS管的阈值电压主要由阱表面的掺杂情况决定，因此一般都需要增加多次光刻处理分别向各阱表面注入离子，来调节各阱的表面杂质浓度，从而把低压NM0S、低压PM0S、高压NM0S、高压PMOS的阈值电压都调节到预定的范围内。实践中，一般都在牺牲氧化之后、栅氧制作之前，增加I?4个光刻处理，在每次光刻之后进行离子注入从而分别调节各阱的表面杂质浓度。由于采用了增加至少一次光刻的技术来调节低压NM0S、低压PM0S、高压NM0S、高压PMOS的阈值电压，所以在高压CMOS集成电路制作过程中增加了至少一个光刻层，导致工艺变得繁琐，工艺成本增加。
技术实现思路
本申请实施例提供，可以解决现有技术中在调节高压CMOS集成电路的阈值电压过程中，需要增加至少一个光刻层的技术问题。为了解决上述问题，本申请实施例提供了，该方法包括:在形成深N阱高压CMOS集成电路的第一 P阱、第二 P阱及第三P阱过程中，向所述第一 P阱、所述第二 P阱及所述第三P阱中注入符合第一预设条件的第一离子，所述第一离子分两次注入，所述两次注入的能量值不同，用来对所述高压NMOS和所述高压PMOS的源漏击穿电压和阈值电压进行调节；其中，所述深N阱高压CMOS集成电路至少包含第一 P阱、第二 P阱、第三P阱和第一 N讲、第二 N讲、第三N讲，所述第一 N阱对应低压PM0S，所述第一 P阱对应低压NM0S，所述第二 N阱和所述第二 P阱对应所述高压NM0S，所述第三N阱和所述第三P阱对应所述高压 PMOS。优选地，在所述向所述第一 P阱、所述第二 P阱及所述第三P阱中注入符合第一预设条件的第一离子之前，所述方法还包括:在P型衬底中制作深N阱；在所述P型衬底的除所述深N阱对应的第一区域外的第二区域形成所述第一 P阱、所述第二 P阱、所述第一 N阱、所述第二 N阱，在所述第一区域形成所述第三N阱和所述第二 P讲。优选地，所述向所述第一 P阱、所述第二 P阱及所述第三P阱中注入符合第一预设条件的第一离子，具体为:向所述第一 P阱、所述第二 P阱及所述第三P阱中注入能够对所述高压NMOS和所述高压PMOS的源漏击穿电压和阈值电压进行调节的硼离子。优选地，所述向所述第一 P阱、所述第二 P阱及所述第三P阱中注入能够对所述高压NMOS和所述高压PMOS的源漏击穿电压和阈值电压进行调节的硼离子，具体包括:步骤201，向所述第一 P阱、所述第二 P阱及所述第三P阱中注入能量值为第一能量值的硼尚子；步骤202，向所述第一 P阱、所述第二 P阱及所述第三P阱中注入能量值为第二能量值的硼离子，所述第二能量值大于所述第一能量值；其中，在执行所述步骤201和所述步骤202过程中，所述步骤201在所述步骤202之前；或所述步骤201在所述步骤202之后。优选地，在所述向所述第一 P阱、所述第二 P阱及所述第三P阱中注入符合第一预设条件的第一离子之后，所述方法还包括:在形成的所述第一 N阱、所述第二 N阱、所述第三N阱表面及所述第一 P阱、所述第二 P阱、所述第三P阱表面的第三区域，形成场氧化层；在除所述第三区域外的第四区域，形成厚栅氧化层。优选地，在形成所述厚栅氧化层之后，所述方法还包括:通过光刻将所述低压NMOS和所述低压PMOS对应的区域上的光刻胶去除，将符合第二预设条件的第二离子注入到所述第一 N阱和所述第一 P阱中，对所述低压PMOS和所述低压NMOS的阈值电压进行调节。优选地，所述将符合第二预设条件的第二离子注入到所述第一 N阱和所述第一 P阱中，具体为:向所述第一 N阱和所述第一 P阱中注入能够对所述低压NMOS和所述低压PMOS的阈值电压进行调节的硼离子或二氟化硼离子。优选地，在所述将符合第二预设条件的第二离子注入到所述第一 N阱和所述第一P阱中之后，所述方法还包括:腐蚀所述低压NMOS和所述低压PMOS对应的区域上的厚栅氧化层，在所述低压NMOS和所述低压PMOS对应的区域上形成薄栅氧化层，其中，所述厚栅氧化层的厚度大于所述薄栅氧化层的厚度；在所述第三区域和所述第四区域表面通过淀积形成多晶硅；对所述多晶硅进行光刻和刻蚀、在第五区域形成多晶硅栅，其中，所述第五区域属于所述第三区域和/或所述第四区域；在除所述第三区域和所述第五区域外的第六区域制作N+源/漏区和P+源/漏区，其中，所述第六区域属于所述第四区域。优选地，所述制作P+源/漏区，具体为:通过光刻将用于形成P+源/漏区的第七区域上的光刻胶去除，向所述第七区域注入符合第三预设条件的第三离子，其中，所述第七区域属于第六区域。优选地，所述向第七区域注入符合第三预设条件的第三离子，具体包括:步骤301，向所述P+源/漏区的区域注入能量值为第三能量值的、剂量为第一剂量值的硼离子或二氟化硼离子，其中，所述硼离子或二氟化硼离子穿透所述厚/薄栅氧化层，形成P+源/漏区，此次注入的所述硼离子或二氟化硼离子不能穿透所述多晶硅栅；步骤302，向所述P+源/漏区的区域注入能量值为第四能量值、剂量值为第二剂量值的硼离子，此本文档来自技高网...

【技术保护点】
一种阈值电压调节方法，应用于深N阱高压CMOS集成电路的制造过程中，其特征在于，所述方法包括：在形成深N阱高压CMOS集成电路的第一P阱、第二P阱及第三P阱过程中，向所述第一P阱、所述第二P阱及所述第三P阱中注入符合第一预设条件的第一离子，所述第一离子分两次注入，所述两次注入的能量值不同，用来对所述高压NMOS和所述高压PMOS的源漏击穿电压和阈值电压进行调节；其中，所述深N阱高压CMOS集成电路至少包含第一P阱、第二P阱、第三P阱和第一N阱、第二N阱、第三N阱，所述第一N阱对应低压PMOS，所述第一P阱对应低压NMOS，所述第二N阱和所述第二P阱对应所述高压NMOS，所述第三N阱和所述第三P阱对应所述高压PMOS。

【技术特征摘要】

【专利技术属性】
技术研发人员：潘光燃，石金成，高振杰，林国胜，王焜，由云鹏，
申请(专利权)人：北大方正集团有限公司，深圳方正微电子有限公司，
类型：发明
国别省市：