一种具有高度可控鳍片的半导体器件以及制备方法技术

本发明专利技术涉及一种具有高度可控鳍片的半导体器件以及制备方法，包括：提供半导体衬底；在所述衬底上依次形成第一半导体材料层、第二半导体材料层以及硬掩膜层；蚀刻所述硬掩膜层、所述第二半导体材料层以及所述第一半导体材料层，以形成沟槽和鳍片图案；各向同性蚀刻去除部分所述鳍片图案中的所述第一半导体材料层，以形成关键尺寸缩小的虚拟鳍片；沉积介电层，以填充所述沟槽并覆盖所述鳍片图案；蚀刻所述介电层至所述第二半导体材料层以下，以露出所述第二半导体材料层，形成鳍片。本发明专利技术中所述鳍片的制备过程更加容易控制，得到的器件也更加稳定。

【技术实现步骤摘要】
【专利摘要】本专利技术涉及，包括：提供半导体衬底；在所述衬底上依次形成第一半导体材料层、第二半导体材料层以及硬掩膜层；蚀刻所述硬掩膜层、所述第二半导体材料层以及所述第一半导体材料层，以形成沟槽和鳍片图案；各向同性蚀刻去除部分所述鳍片图案中的所述第一半导体材料层，以形成关键尺寸缩小的虚拟鳍片；沉积介电层，以填充所述沟槽并覆盖所述鳍片图案；蚀刻所述介电层至所述第二半导体材料层以下，以露出所述第二半导体材料层，形成鳍片。本专利技术中所述鳍片的制备过程更加容易控制，得到的器件也更加稳定。【专利说明】
本专利技术涉及半导体领域，具体地，本专利技术涉及。
技术介绍
集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点，特别是当半导体器件尺寸降到22nm或以下时，来自制造和设计方面的挑战已经导致了三维设计如鳍片场效应晶体管(FinFET)的发展。相对于现有的平面晶体管，所述FinFET器件在沟道控制以及降低浅沟道效应等方面具有更加优越的性能；平面栅极结构设置于所述沟道上方，而在FinFET中所述栅极环绕所述鳍片设置，因此能从三个面来控制静电，在静电控制方面的性能也更突出。在FinFET中栅极的长度通过测量鳍片的平行长度得到，所述栅极的宽度是所述鳍片高度的两倍与鳍片宽之和，鳍片的高度限制了器件的电流以及栅极的电容，鳍片的宽度会影响器件的阈值电压以及短沟道控制。在22nm级别的器件中，所述鳍片的宽度一般为10_15nm，理想的鳍片的高度为所述宽度的两倍或以上，增加鳍片的高度能够增加晶体管的密度，以形成更加有效的栅极宽度以适应更小的脚口。然而，较大的鳍片高度将会导致鳍片蚀刻、FinFET的尺寸增加，使得沟槽蚀刻以及隔离植入都更加困难。制备以及控制尺寸如此小的3D结构的半导体器件给目前的生产工艺带来了很大的挑战，在制备半导体器件过程中，要求蚀刻沟槽形成的鳍片必须具有垂直的侧壁，其中所述鳍片的高宽比为2:1以上。为了实现上述目的，目前主要选用绝缘体上硅(SOI)作为衬底制备FinFET或者大体积的鳍片场效应晶体管(bulk FinFET)，但也都各自存在有点和缺占-^ \\\.其中，在尺寸较大的半导体衬底上形成三栅极极电晶体管(tr1-gatetransistor)时，这些晶体管采用单栅极环绕堆叠在所述鳍片上，由于具有栅极上具有两个垂直的面，相当于具有3个栅极，因此其具有3倍的电子通道表面，从而其渗漏以及耗能远远低于现有技术中的平面晶体管，所述器件的优点为能够更好的控制通道电子，没有自加热，成本较低，其缺点在于源漏节点处产生寄生电容而且其消除非常困难、复杂，而且制备过程的变化以及产率也需要考虑。另外，选用绝缘体上硅(SOI)制备得到的器件中鳍片的侧壁垂直性能最好，蚀刻停止于所述SOI的氧化物绝缘层上，形成所述鳍片，其高度由所述绝缘体上硅(SOI)的最顶层厚度决定，由于所述氧化物绝缘层的存在，其绝缘隔离效果很好无需额外的绝缘层设置，其具有更好的静电控制性能而且能够降低所述源漏交界处的寄生电容，但是所述绝缘体上硅(SOI)制备的鳍片场效应晶体管的缺点为具有浮栅和自加热效应(Self-Heating Effect),其自加热效应是由于所述氧化物绝缘埋层引起的，该绝缘层阻止了基底的散热，所述氧化物绝缘埋层越厚其自加热效应越严重，而且随着器件尺寸的减小以及电流密度的增加，所述自加热效应成为半导体器件很大的隐患，会降低器件的性能以及稳定性，同时采用绝缘体上娃(SOI)时还存在浮体效应(floatingbody effect),该浮体效应由于所述器件在操作时没有确定的电压值导致所述器件阈值电压的偏移或不同。目前也有针对上述问题进行改进的工艺方法，如图9-11所示，首先提供半导体衬底201，然后在所述衬底上形成硬掩膜层202，在所述硬掩膜层上形成图案化光刻胶，如图9所示；以所述图案化光刻胶为掩膜蚀刻所述硬掩膜层以及部分半导体衬底，形成沟槽以及鳍片图案，接着去除所述光刻胶，如图10所示；采用氧化物填充所述沟槽，并执行平坦化步骤，使所述氧化物层203与所述硬掩膜层处于同一平面，如图11所示；然后蚀刻去除部分所述氧化物层，露出部分所述鳍片图案，最后去除所述硬掩膜层，如图12所示，形成所述鳍片之后还可以进一步形成栅极，但是该方法过程繁琐，而且所述氧化物层的蚀刻以及鳍片的高度均不易控制，使制备得到的器件不够稳定。目前在鳍片场效应晶体管的制备中，所述鳍片的高度很难控制，导致现有技术中存在容易产生寄生电容或者会产生自加热效应(Self-Heating Effect)、浮体效应(floating body effect),都导致尺寸更小器件的性能和稳定性大大降低，因此,需要对制备工艺进行改进以消除上述问题。
技术实现思路
在
技术实现思路
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本专利技术的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。本专利技术提供了一种具有高度可控鳍片的半导体器件的制备方法，包括:提供半导体衬底；在所述衬底上依次形成第一半导体材料层、第二半导体材料层以及硬掩膜层；蚀刻所述硬掩膜层、所述第二半导体材料层以及所述第一半导体材料层，以形成沟槽和鳍片图案；各向同性蚀刻去除部分所述鳍片图案中的所述第一半导体材料层，以形成关键尺寸缩小的虚拟鳍片；沉积介电层，以填充所述沟槽并覆盖所述鳍片图案；蚀刻所述介电层至所述第二半导体材料层以下，以露出所述第二半导体材料层，形成鳍片。作为优选，所述方法还包括在所述鳍片上形成环绕栅极的步骤。作为优选，所述方法还包括在形成环绕栅极之前去除所述硬掩膜层的步骤。作为优选，所述第一半导体材料层与所述第二半导体材料层的蚀刻选择比大于或等于5。作为优选，所述第二半导体材料层为S1、SiGe、SiC、II1-V或者Ge。作为优选，所述半导体衬底为硅衬底，所述第一半导体材料层为SiGe。作为优选，所述半导体衬底为SiGe衬底，所述第一半导体材料层为Si。作为优选，所述各向同性蚀刻中选用热HCl气体或者TMAH水溶液。作为优选，所述沉积介电层后还包括一化学机械平坦化步骤。作为优选，蚀刻所述介电层的步骤为先进行一干法蚀刻，再进行一湿法蚀刻，其中，所述干法蚀刻为各向异性蚀刻，以去除所述第二半导体材料层两侧的大部分的介电层，所述湿法蚀刻为各向同性蚀刻，以去除所述第二半导体材料层两侧的剩余的介电层；所述干法蚀刻为含有聚合物的蚀刻过程，所述干法蚀刻中选用C4F8、C4F6, C5F8和C3H8的蚀刻气氛；所述湿法蚀刻中选用HF。作为优选，还可以单独选用干法蚀刻所述介电层，所述干法蚀刻选用F基化合物。作为优选，还可以单独选用湿法蚀刻所述介电层，所述湿法蚀刻选用HF。作为优选，所述鳍片角度为80-85°。作为优选，在形成所述鳍片之后还包括以下步骤:氧化所述鳍片，以在所述鳍片上形成氧化物，最后去除所述氧化物。本专利技术还提供了一种具有高度可控鳍片的半导体器件，所述半导体器件中的鳍片结构包括位于所述衬底上由第一半导体材料层形成的虚本文档来自技高网...

【技术保护点】
一种具有高度可控鳍片的半导体器件的制备方法，包括：提供半导体衬底；在所述衬底上依次形成第一半导体材料层、第二半导体材料层以及硬掩膜层；蚀刻所述硬掩膜层、所述第二半导体材料层以及所述第一半导体材料层，以形成沟槽和鳍片图案；各向同性蚀刻去除部分所述鳍片图案中的所述第一半导体材料层，以形成关键尺寸缩小的虚拟鳍片；沉积介电层，以填充所述沟槽并覆盖所述鳍片图案；蚀刻所述介电层至所述第二半导体材料层以下，以露出所述第二半导体材料层，形成鳍片。

【技术特征摘要】

【专利技术属性】
技术研发人员：洪中山，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31