包含存储器系统控制器的设备和相关方法技术方案

存储器系统控制器可包含开关和耦合到所述开关的非易失性存储器控制电路。所述非易失性存储器控制电路可包含耦合到逻辑单元的通道控制电路。通道控制电路可经配置以将擦除命令中继到所述逻辑单元的第一逻辑单元，且在所述擦除命令正经执行于多个逻辑单元的所述第一逻辑单元上时将特定命令从所述开关中继到所述逻辑单元的第二逻辑单元。

【技术实现步骤摘要】
【国外来华专利技术】包含存储器系统控制器的设备和相关方法
本专利技术大体涉及设备(例如，半导体存储器装置、系统和控制器)和相关方法，且更特定来说，涉及(例如)存储器系统控制器。
技术介绍
存储器装置通常经提供为计算机或其它电子装置中的内部电路、半导体电路、集成电路。存在许多不同类型的存储器，包含易失性和非易失性存储器。易失性存储器可需要电力以维持其信息(例如，数据)，且包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)，和静态随机存取存储器(SRAM)以及其它存储器。非易失性存储器可通过在未被供电时保留所存储信息而提供持续性信息，且可包含NAND快闪存储器、NOR快闪存储器、只读存储器(ROM)、电可擦除可编程ROM(EEPROM)、可擦除可编程ROM(EPROM)，和相位改变随机存取存储器(PCRAM)以及其它存储器。存储器装置可组合在一起以形成固态驱动器(SSD)。固态驱动器可包含非易失性存储器(例如，NAND快闪存储器和NOR快闪存储器)，且/或可包含易失性存储器(例如，DRAM和SRAM)，以及各种其它类型的非易失性和易失性存储器。针对广范围的电子应用，可将包含浮闸快闪装置和电荷捕集快闪(CTF)装置的快闪存储器装置用作非易失性存储器，电荷捕集快闪(CTF)装置使用将信息存储于氮化物层中的电荷捕集器中的半导体-氧化物-氮化物-氧化物-半导体和金属-氧化物-氮化物-氧化物-半导体电容器结构。快闪存储器装置通常使用允许高存储器密度、高可靠性和低功率消耗的单晶体管存储器单元。SSD可用以替换作为计算系统的主要存储装置的硬盘驱动器，这是因为固态驱动器可相比于硬驱动器在性能、大小、重量、强度、操作温度范围和功率消耗方面具有优点。举例来说，当与磁盘驱动器相比时，SSD归因于其无移动部件而可具有高级性能，此情形可避免与磁盘驱动器相关联的寻找时间、等待时间和其它机电延迟。SSD制造商可使用非易失性快闪存储器来制造可不使用内部电池供应的快闪SSD，因此允许所述驱动器更通用且更紧密。SSD可包含多个存储器装置，例如，多个存储器芯片(如本文所使用，“多个”某物可指代此类物的一者或一者以上，例如，多个存储器装置可指代一个或一个以上存储器装置)。如所属领域的一般技术人员将了解，存储器芯片可包含(例如)多个裸片和/或逻辑单元(LUN)，其中LUN可为一个或一个以上裸片。每一裸片可包含多个存储器阵列和其上的外围电路。存储器阵列可包含组织成多个物理页的多个存储器单元，且所述物理页可组织成多个块。可使快闪存储器单元阵列一次编程一个页且一次擦除一个块。SSD控制器可使用嵌入式处理器来执行存储器管理和分配。
技术实现思路
附图说明图1为根据本专利技术的多个实施例包含至少一个存储器系统的计算系统的功能框图。图2为根据本专利技术的多个实施例的存储器系统的功能框图。图3A为根据本专利技术的多个实施例在主机总线适配器(HBA)与串行附接(SA)编程兼容装置之间的输送层接口的功能框图。图3B为根据本专利技术的多个实施例HBA与SA编程兼容装置的功能框图。图4说明根据本专利技术的多个实施例的块管理装置的功能框图。具体实施方式本专利技术包含存储器系统控制器。存储器系统控制器可包含开关和耦合到所述开关的非易失性存储器控制电路。所述非易失性存储器控制电路可包含耦合到逻辑单元的通道控制电路。通道控制电路可经配置以将擦除命令中继到所述逻辑单元的第一逻辑单元，且在所述擦除命令正经执行于多个逻辑单元的所述第一逻辑单元上时将特定命令从所述开关中继到所述逻辑单元的第二逻辑单元。在本专利技术的以下具体实施方式中，参考形成本专利技术的一部分的附图，且其中通过说明来展示可实践本专利技术的多个实施例的方式。充分详细地描述了这些实施例以使得所属领域的一般技术人员能够实践本专利技术的实施例，且应理解，可利用其它实施例且可在不脱离本专利技术的范围的情况下做出程序、电和/或结构改变。如本文所使用，指示符“N”(特定地关于图式中的参考数字)指示如此指定的多个特定特征可包含于本专利技术的多个实施例中。本文的各图遵循编号惯例，其中第一数字对应于图号且剩余数字识别图式中的元件或组件。可通过使用类似数字来识别不同图之间的相同元件或组件。举例来说，108可参考图1中的元件“08”，且类似元件可在图2中被参考为208。如将了解，可添加、交换和/或消除本文的各种实施例中所展示的元件以便提供本专利技术的多个额外实施例。另外，如将了解，各图中所提供的元件的比例和相对尺度希望说明本专利技术的实施例，且不应以限制性意义来理解。图1为根据本专利技术的多个实施例包含至少一个存储器系统104的计算系统100的功能框图。在图1中所说明的实施例中，存储器系统104(例如，固态驱动器(SSD))可包含物理主机接口106、存储器系统控制器108(例如，SSD控制器)和多个固态存储器装置110-1、…、110-N。固态存储器装置110-1、…、110-N可提供用于存储器系统的存储容量。在多个实施例中，固态存储器系统控制器108可为专用集成电路(ASIC)，其中控制器108(例如，呈ASIC的形式)耦合到包含物理接口106和固态存储器装置110-1、…、110-N的印刷电路板。如图1中所说明，存储器系统控制器108(例如，固态存储器系统控制器)可耦合到物理主机接口106且耦合到固态存储器装置110-1、…、110-N。物理主机接口106可用以在存储器系统104与例如主机102等另一装置之间传达信息。主机102可包含存储器存取装置，例如，处理器。所属领域的一般技术人员将了解，“处理器”可意指多个处理器，例如，并行处理系统、多个共处理器，等等。实例主机包含膝上型计算机、个人计算机、数码相机、数字记录和重放装置、移动电话、PDA、存储卡读取器、接口集线器等。对于多个实施例，物理主机接口106可呈标准化物理接口的形式。举例来说，当存储器系统104用于计算系统100中的信息存储时，物理主机接口106可为串行先进技术附接(SATA)物理接口、外围组件快速互连(peripheralcomponentinterconnectexpress，PCIe)物理接口、小计算机系统接口(SCSI)接口、串行附接SCSI(SAS)接口，或通用串行总线(USB)物理接口，以及其它接口。然而，大体来说，物理主机接口106可提供用于在存储器系统104与具有用于物理主机接口106的兼容接收器的主机102之间传递控制、地址、信息(例如，数据)和其它信号的接口。固态存储器系统控制器108可与固态存储器装置110-1、…、110-N通信以读取、写入和擦除信息，以及进行其它操作。固态存储器系统控制器108可具有可为多个集成电路和/或离散组件的固件和/或电路。对于多个实施例，固态存储器系统控制器108中的电路可包含用于控制跨越固态存储器装置110-1、…、110-N的存取的控制电路，和用于在主机102与存储器系统104之间提供转译层的电路。因此，存储器控制器可选择性地耦合固态存储器装置110-1、…、110-N的I/O连接(图1中未展示)以在适当时间接收在适当I/O连接处的适当信号。类似地，主机102与存储器系统104之间的通信协议可不同于存取固态存储器装置110-1、…、110-N所需本文档来自技高网...

【技术保护点】
一种设备，其包括：开关；以及耦合到所述开关的非易失性存储器控制电路，其中所述非易失性存储器控制电路包含耦合到多个逻辑单元的通道控制电路，其中所述通道控制电路经配置以：将擦除命令中继到所述多个逻辑单元的第一逻辑单元；以及在所述擦除命令正经执行于所述多个逻辑单元的所述第一逻辑单元上时将特定命令从所述开关中继到所述多个逻辑单元的第二逻辑单元。

【技术特征摘要】
【国外来华专利技术】2011.05.31 US 13/149,4611.一种用于控制存储器系统的设备，其包括：开关(220)，其在所述设备内部且耦合到所述设备内部的主机接口(214)；以及在所述设备内部且耦合到所述开关(220)的非易失性存储器控制电路(222)，其中所述非易失性存储器控制电路(222)包含耦合到多个通道控制电路(248)的通道请求队列(242)，所述多个通道控制电路(248)耦合到多个逻辑单元(250)；其中所述通道控制电路(248)中的每一通道控制电路包含：多个逻辑单元命令队列(246)；以及耦合到所述多个逻辑单元命令队列的逻辑单元请求队列(244)；其中所述通道控制电路(248)中的每一通道控制电路经配置以将相应的擦除命令中继到所述多个逻辑单元(250)的第一逻辑单元；且其中所述通道请求队列(242)经配置以从所述主机接口(214)经由所述开关(220)接收特定命令并在所述相应的擦除命令正经执行于所述多个逻辑单元(250)的所述第一逻辑单元上时将所述特定命令经由所述逻辑单元请求队列(244)中的一个逻辑单元请求队列中继到所述多个逻辑单元(250)的第二逻辑单元。2.根据权利要求1所述的设备，其中所述逻辑单元请求队列(244)中的每一逻辑单元请求队列经配置以：按针对所述多个逻辑单元(250)的特定逻辑单元的第一多个命令被接收的次序将所述第一多个命令中继到与所述多个逻辑单元的所述特定逻辑单元相关联的所述多个逻辑单元命令队列(246)中的一者；以及按根据所述多个逻辑单元(250)的不同逻辑单元的状态的次序将针对所述不同逻辑单元的第二多个命令中继到与所述多个逻辑单元的所述不同逻辑单元相关联的所述逻辑单元命令队列(246)中的那些逻辑单元命令队列。3.根据权利要求2所述的设备，其中所述非易失性存储器控制电路(222)包含：多个通道控制电路(248)，每一通道控制电路耦合到单独多个逻辑单元(250)。4.根据权利要求2所述的设备，其中所述逻辑单元请求队列(244)经配置以将所述擦除命令中继到与所述多个逻辑单元(250)的所述第一逻辑单元相关联的所述多个逻辑单元命令队列(246)的第一逻辑单元命令队列，且将所述特定命令中继到与所述多个逻辑单元(250)的所述第二逻辑单元相关联的所述多个逻辑单元命令队列(246)的第二逻辑单元命令队列。5.根据权利要求1到4中任一权利要求所述的设备，其中所述特定命令为读取命令和写入命令中的一者。6.一种用于控制存储器系统的方法，其包括：以通道控制电路(248)将擦除命令中继到多个逻辑单元(250)的第一逻辑单元，所述通道控制电路(248)包括多个逻辑单元命令队列(246)和耦合到所述多个逻辑单元命令队列(246)的逻辑单元请求队列(244)；以耦合到包括所述通道控制电路(248)的多个通道控制电路(248)的通道请求队列(242)从主机(102)经由设备内部的开关(220)而接收特定命令，其中所述开关(220)耦合到所述设备内部的主机接口(214)并耦合到非易失性存储器控制电路(222)，所述非易失性存储器控制电路(222)包含所述通道请求队列(242)和所述多个通道控制电路(248)；以及在所述擦除命令正经执行于所述多个逻辑单元(250)的所述第一逻辑单元上时以所述通道请求队列(242)将所述特定命令经由所述逻辑单元请求队列(244)的一个逻辑单元请求队列中继到所述多个逻辑单元(250)的第二逻辑单元。7.根据权利要求6所述的方法，其中所述方法包含：按针对所述多个逻辑单元(250)的特定逻辑单元的第一多个命令被接收的次序将所述第一多个命令中继到与所述多个逻辑单元(250)的所述特定逻辑单元相关联的多个逻辑单元命令队列(246)中的一者；以及按根据所述多个逻辑单元(250)的不同逻辑单元的状态的次序将针对所述不同逻辑单元的第二多个命令中继到与所述多个逻辑单元(250)的所述不同逻辑单元相关联的所述逻辑单元命令队列(246)中的那些逻辑单元命令队列。8.根据权利要求6至7中任一权利要求所述的方法，其中所述方法包含从存储器管理电路(218)中继所述擦除命令。9.根据权利要求8所述的方法，其中所述方法包含从所述主机(102)接收所述特定命令。10.一种用于控制存储器系统的方法，其包括：在耦合到多个通道控制电路(248)的通道请求队列(242)处从主机(102)经由开关(220)接收针对多个逻辑单元(250)的特定逻辑单元的第一多个命令，所述多个通道控制电路(248)耦合到所述多个逻辑单元(250)，其中所述通道请求队列(242)和所述多个通道控制电路(248)包含于耦合到所述开关(220)的非易失性存储...

【专利技术属性】
技术研发人员：道格拉斯·A·拉森，杰弗里·R·布朗，
申请(专利权)人：美光科技公司，
类型：
国别省市：